Tài liệu Bài giảng kỹ thuật số P6 ppt
Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (406.94 KB, 30 trang )
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
74
CHƯƠNG 4. HỆ TUẦN TỰ
4.1. TỔNG QUAN
Mạch logic tuần tự là mạch có các ngõ ra tùy thuộc không chỉ vào trạng thái
hiện tại của các ngõ vào mà còn tùy thuộc vào một chuỗi các ngõ vào trước đó.
Việc mô tả một mạch tuần tự bằng cách lập bảng quan hệ ngõ ra là một hàm
của chuỗi các ngõ vào từ các trạng thái trước đó đến trạng thái hiện tại thường
thì không thuận tiện hay không thể thực hiện được.
Trạng thái của một mạch tuần tự là một sự tập hợp các biến trạng thái mà giá trò
của nó tại bất cứ một thời điểm nào đều chứa đựng tất cả các thông tin về các
trạng thái trước đó để giải thích các tác động sau đó của mạch
Các biến trạng thái không cần phải có ý nghóa vật lý trực tiếp, và thường có
nhiều cách chọn chúng để mô tả một mạch tuần tự đã cho.
Trong các mạch logic số, các biến trạng thái có giá trò nhò phân tương ứng với
tín hiệu logic nào đó trong mạch. Một mạch với n biến trạng thái nhò phân sẽ có
2
n
trạng thái xảy ra, và 2
n
luôn là giá trò giới hạn, vì vậy mạch tuần tự cũng
thường gọi là máy trạng thái giới hạn (finite-state machines)
Thời điểm để các trạng thái của hầu hết các mạch tuần tự thay đổi được quyết
đònh bởi xung clock. Hình sau minh họa các sơ đồ thời gian và các thuật ngữ cho
các xung clock thông dụng. Theo quy ước, một xung clock tích cực mức cao nếu
các thay đổi trạng thái trong mạch xuất hiện tại cạnh lên của xung clock hay tại
mức cao của xung clock, và tích cực mức thấp cho trường hợp còn lại. Chu kỳ
bổn phận là phần trăm thời gian xung clock tích cực trên một chu kỳ. Thông
thường trong một hệ thống số người ta sử dụng dao động thạnh anh để tạo các
xung clock. Tần số xung clock khoảng 32768 khz (cho đồng hồ) đến 400 Mhz
(cho supercomputer). Các hệ thống thông thường sử dụng các phần tử CMOS và
TTL có tần số xung clock vào khảng từ 1 đến 25Mhz.
Hai loại mạch tuần tự thường áp dụng chính trong các thiết kế thực tế:
T
per
t
L
t
H
CLK
Chu kỳ bổn phận=
t
H
/
T
per
T
per
t
L
t
H
CLK
Chu kỳ bổn phận=t
L
/
T
per
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
75
Mạch tuần tự có hồi tiếp: sử dụng các cổng thông thường và các vòng hồi tiếp
để tạo khả năng nhớ trong mạch logic, bằng cách đó tạo ra các khối mạch tuần
tự như flip-flop và mạch chốt để thiết kế các mạch ở mức cao hơn
Máy trạng thái với xung clock được đồng bộ: sử dụng các phần tử nhớ, đặc biệt
là D flipflop, để tạo ra những mạch mà ngõ ra sẽ thay đổi đồng thời với xung
Clock
Các dạng mạch tuần tự khác như dạng đa xung, đa phase thường ứng dụng trong
các hệ thống có tính năng cao và VLSI
4.2. CÁC PHẦN TỬ HAI TRẠNG THÁI BỀN
4.2.1. Mạch Đảo
Một transistor có thể làm chức năng mạch đảo như sơ đồ hình sau
Khi V
I
ở mức điện áp cao thì BJT chạy bão hòa và dòng I
C
qua R
C
tạo sụt áp
nên V
0
≈ 0.2V (V
CESAT
) ứng với mức điện áp thấp
Khi V
I
ở mức điện áp thấp thì BJT phân cực ngược ở ngõ vào nên ngưng dẫn,
dòng I
C
=0 nên không giảm áp qua R
C
nên V
0
≈ V
CC
ứng với mức điện áp cao
4.2.2. Mạch Hai Trạng Thái Bền
Một mạch tuần tự đơn giản nhất bao gồm hai cổng đảo với vòng hồi tiếp. Nó
không có ngõ vào và có 2 ngõ ra như sau:
Vout1
Vout2
Vin1
Vin2
Q
Q
Rc1
Rc2
-VBB
R2
Vcc
Rb2
-VBB
Rb1
R1
Vcc
4K
-
1
2V
2.2K
+
12V
2.2K
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
76
Mạch được vẽ lại như sau
Giả thiết có mạch đối xứng (T1 và T2 cùng tên, các điện trơ phân cực cho 2
transistor cùng trò số) nhưng do 2 transistor không thể cân bằng một cách tuyệt
đối nên sẽ có một transistor chạy mạnh hơn và một transistor chạy yếu hơn
Giả thiết T1 chạy mạnh hơn T2 nên I
C1
lớn hơn nên V
RC1
lớn làm điện áp V
C1
giảm. V
C1
qua điện trở R
2
phân cực cho T2 giảm làm T2 chạy càng yếu hơn làm
I
C2
nhỏ hơn dẫn đến V
C2
tăng, điện áp V
C2
tăng qua R
1
làm tăng phân cực cho
T1 dẫn đến T1 chạy mạnh hơn nữa, cuối cùng T1 sẽ tiến đến trạng thái bão hòa,
T2 tiến đến trạng thái ngưng dẫn. Nếu không có một tác động nào khác thì
mạch điện sẽ ở mãi trạng thái này. Đây là một trạng thái của mạch Flip Flop
Ngược lại, nếu giả thiết T2 chạy mạnh hơn T1 lý luận tương tự cuối cùng T2 sẽ
tiến đến trạng thái bão hòa, T1 tiến đến trạng thái ngưng dẫn. Nếu không có
một tác động nào khác thì mạch điện sẽ ở mãi trạng thái này. Đây là trạng thái
thứ hai của mạch Flip Flop
Mạch FF sẽ ở một trong hai trạng thái trên nên được gọi là mạch lưỡng ổn
4.3. FLIPFLOP
Phần tử nhớ quan trọng nhất là FlipFlop, nó được tạo từ các cổng Logic. Các
cổng logic thì tự nó không có tính năng nhớ, nhưng ta có thể kết nối chúng với
nhau để tạo nên khả năng nhớ
Sơ đồ khối cho một FF như sau:
Thấy rằng FF có 2 ngõ ra và 1 hay nhiều ngõ vào. Các ngõ vào thường được sử
dụng để chuyển đổi giữa các khả năng ngõ ra, ta sẽ thấy rằng khi một ngõ vào
nhận xung làm thay đổi trạng thái ngõ ra và trạng thái ngõ ra này sẽ vẫn giữ
FlipFlop
Q
Q
Ngõ ra nhớ
Ngõ ra đảo
Các
ngõ
vào
RC1
R2
T1
RC2
T2
RB1
+VCC
R1
-VBB
RB2
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
77
nguyên không thay đổi khi ngõ vào này không còn xung nữa, vì vậy ta gọi FF có
đặc tính nhớ
FlipFlop còn có các tên gọi khác là chốt (latch) và mạch hai trạng thái bền
(bistable multivibrator)
4.3.1. RS-FF dùng Cổng NOR
Bảng sự thật
SET RESET Output
0 0 Không thay đổi
1 0 Q = 1
0 1 Q = 0
1 1 Không sử dụng
Khi SET = RESET= 0. Đây là trạng thái nhớ và không làm thay đổi các trạng
thái ngõ ra. Vì đây là mạch hai trạng thái bền nên sẽ có hai trương hợp ban đầu
xảy ra, trương hợp Q =0, Q =1 và trường hợp Q =1, Q =0.
Trường hợp Q=0, Q =1
Q=0 dẫn đến ngõ ra cổng NOR1 =1,
Q
=1 này đưa về ngõ vào cổng NOR2, ngõ
ra cổng NOR2=0, như vậy mạch vẫn giữ nguyên trạng thái Q=0, Q =1
Trường hợp Q=1, Q =0
Q=1 dẫn đến ngõ ra cổng NOR1 =0,
Q
=0 này đưa về ngõ vào cổng NOR2, ngõ
ra cổng NOR2=1, như vậy mạch vẫn giữ nguyên trạng thái Q=1, Q =0
Như vậy với hai trường hợp, ngõ ra sẽ phụ thuộc vào trạng thái trước của mạch
khi SET = RESET =0
¾ Thiết lập các thay đổi cho FF
• Khi SET = 1, RESET = 0.
Ngõ ra Q luôn = 0, Q luôn bằng 1 và
vẫn giữ nguyên trạng thái Q=1 khi
SET được đặt trở lại 0 (LATCH)
SET
RESET
Q
Q
SET
RESET
Q
Q
FF
S
R
Q
Q
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
78
• Khi SET = 0, RESET = 1. Ngõ ra Q luôn = 0 và vẫn giữ nguyên trạng thái
Q=0 khi CLEAR được đặt trở lại 0 (LATCH)
• Khi SET = CLEAR = 1: điều kiện này làm cho ngõ ra Q = Q = 0, rõ ràng
đây là điều kiện không mong muốn hơn nữa nếu các ngõ vào trở lại mức 0
đồng thời, kết quả ngõ ra sẽ không thể đoán đước được. Trạng thái này
không được dùng và gọi là trạng thái cấm.
IC 4044 - 4 NOR RS-FF
4.3.2. RS FlipFlop dùng cổng NAND
RS – FF dùng cổng NAND (tương tự, chỉ lưu ý sự hoán chuyển ngõ ra Q và Q
và các điều kiện ngõ vào)
SET RESET
Output
1 1 Không thay đổi
0 1 Q = 1
1 0 Q = 0
0 0 Cấm
• Biến đổi cách biểu thò khác của cổng NAND
Ta được mạch như sau
RESET
SET
Q
Q
Q
Q
SET
RESET
FF
S
R
Q
Q
S R E Q
X X 0 HiZ
0 0 1 Không thay đổi
0 1 1 0
1 0 1 1
1 1 1 Cấm
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
79
Ví dụ. Cấp dạng sóng sau vào ngõ SR của mạch chốt dùng NAND, vẽ dạng
sóng ngõ ra Q, giả sử ban đầu Q=0
Vì dụ trên chỉ ra rằng ngõ ra mạch chốt “nhớ trạng thái ngõ vào tích cực trước
đó” và sẽ không thay đổi trạng thái cho đến khi ngõ vào còn lại tích cực. Nó
được ứng dụng vào các công tắc chống dội (debounce switch).
So sánh trường hợp sử dụng công tắc bình thường và trường hợp sử dụng công
tắc chống dội như sau
IC 74279 4 RS-FF
4.4. FLIPFLOP DÙNG XUNG CK
Các hệ thống số có thể hoạt động đồng bộ hay không đồng bộ.
Một hệ thống không đồng bộ, ngõ ra của mạch logic có thể thay đổi trạng thái
bất cứ lúc nào khi một hay nhiều ngõ vào thay đổi
Một hệ thống đồng bộ, sự thay đổi ở ngõ ra được đồng thời với tín hiệu gọi là
xung clock
Hầu hết các hệ thống số đều dựa vào nguyên lý đồng bộ vì mạch đồng bộ dễ
thiết kế
FF
CK
Q
Q
in
p
ut
CK tích cực cạnh lên
FF
CK
Q
Q
in
p
ut
CK tích cực cạnh xuốn
g
Q
SET
RESET
Vcc
1
Vout
0
S
R
Q
Vcc
Vcc
R
R
Vout
Q
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
80
4.4.1. Clock RS – FlipFlop
S R CK Q
0
1
0
1
0
0
1
1
↑
↑
↑
↑
Q
0
(không đổi)
1
0
Cấm
• Sơ đồ bên trong của clock SR- FlipFlop
Mạch phát hiện sườn xung lên hay xuống sẽ tạo một xung hẹp ở ngõ ra (CK*).
Xung này sẽ xuất hiện tại cạnh lên hay cạnh xuống của CK và tác động mở
cổng cho 2 cổng NAND, mạch phát hiện sườn xung như sau
4.4.2. Các biến thể của RS – FF
Để sử dụng được cả tổ hợp R=S=1, thường sử dụng các biến thể của RS-FF. Bao
gồm: R-FF, S-FF, E-FF.
R-FF ứng với tổ hợp cấm S=R=1 thì Q=0 và
Q=1
, sơ đồ của R-FF như sau
S
R
Q
Q
CLK
1
C
K
RESET
SET
Phát
hiện
cạnh
Q
Q
C
K
CK
C
K
CK*
CK
CK*
C
K
CK
CK*
C
K
CK
CK*
1
C
K
RESET
SET
Phát
hiện
cạnh
Q
Q
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
81
S-FF ứng với tổ hợp cấm S=R=1 thì Q=1 và Q=0 , sơ đồ của S-FF như sau
E-FF ứng với tổ hợp cấm S=R=1 thì Q và Q giữ nguyên trạng thái (giống tổ hợp
R=S=0), sơ đồ của E-FF như sau
4.4.3. Clock JK – FlipFlop
• Sơ đồ bên trong của clock JK – FF
J
K
C
K
Phát
hiện
cạnh
Q
Q
1
C
K
RESET
SET
Phát
hiện
cạnh
Q
Q
1
C
K
RESET
SET
Phát
hiện
cạnh
Q
Q
J
K
Q
Q
CK
J K CK Q
0
1
0
1
0
0
1
1
↑
↑
↑
↑
Q
0
(không đổi)
1
0
0
Q
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
82
4.4.4. D FlipFlop
Ví dụ, tạo D-FF từ RS-FF
4.4.5. Biến thể của D – FF
Trong thực tế còn sử dụng một biến thể của D-FF là DV-FF, ký hiệu và bảng sự
thật như sau
Vậy V giống như chân điều khiển: khi V=1, FF hoạt động giống D-FF, khi V=0
FF sẽ không đổi trạng thái
4.4.6. T FlipFlop
4.4.7. Các ngõ vào không đồng bộ
Với các FF ở trên, các ngõ vào S-R, J-K, D xem như các ngõ điều khiển, và
được gọi là các ngõ vào đồng bộ (synchronous input) vì tác động của chúng đối
với ngõ ra thì đồng bộ với CK
Ngoài ra hầu hết các FF cũng có 1 hay nhiều ngõ vào không đồng bộ
(asynchronous input) hoạt động độc lập với ngõ vào đồng bộ và xung clock. Các
ngõ vào không đồng bộ này được sử dụng để đặt ngõ ra của FF lên 1 (PRESET)
hay xóa ngõ ra của FF về 0 (CLR) bất chấp các điều kiện của ngõ vào
D Q
Q
C
K
1
Q
Q
D
C
K
Phát
hiện
cạnh
D
V
Q
Q
CK
V D CK Q
0
0
1
1
0
1
0
1
↑
↑
↑
↑
Q
0
(không đổi)
Q
0
(không đổi)
0
1
D CK Q
0
1
↑
↑
0
1
CK
Q
Q
T
CK T Q
Không có CK
↓
↓
x
0
1
Q
0
Q
0
0
Q
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
83
4.5. CÁC ỨNG DỤNG CỦA FLIPFLOP
4.5.1. Đồng bộ hóa dùng FF
Hầu hết các hệ thống số đều dựa trên nguyên lý đồng bộ trong hoạt động của
chúng (trạng thái tín hiệu thay đổi đồng bộ với xung clock). Trong một số trường
hợp sẽ có một số tín hiệu không được đồng bộ vớ xung clock, nói cách khác là
bất đồng bộ. Các tín hiệu này thường xuất hiện ở trường hợp nhấn một phím tại
một thời điểm ngẫu nhiên so với xung clock, sự ngẫu nhiên này có thể đưa đến
một kết quả không mong muốn. Để khắc phục điều này ta sẽ xét ví dụ sau:
Ví dụ,
4.5.2. Mạch phát hiện một chuỗi ngõ vào tuần tự
Trong một số ứng dụng, cần nhận biết chuỗi xung nào đến trước trong hai chuỗi
xung, giả sữ ngõ ra sẽ ở mức cao nếu ngõ vào A ở mức cao trước ngõ vào B
Ta chọn B làm xung CK kích cạnh lên cho mạch FF
A
Clock
X
Khóa chống
dội
Xung không mong muốn
Clock
A
X
PR CLR Ngõ ra
1
0
1
0
1
1
0
0
hoạt động theo CK
Q=1
Q=0
không sử dụng
7474
D
CK
Q
Q
PR
CLR
D-FF
7476
J
CK
Q
Q
PR
CLR
K
JK-FF
A
Q
D
CLK
Q
Q
PR
CLR
X
Clock
X
Khóa chống
dội
Clock
Xung đồng bộ
A
X
B
X
B
A
B
X
A
J
CLK
K
Q
Q
PR
CLR
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
84
4.5.3. Thanh ghi dòch
Các dạng của thanh ghi dòch gồm
• Vào song song/ ra song song
• Vào nối tiếp/ra nối tiếp
• Vào song song/ra nối tiếp
• Vào nối tiếp/ ra song song
a. Vào song song/ ra song song (74174, 74374)
• 74174. Sơ đồ bên trong của 74174 (6bit ghi dòch,
ngõ vào từ D
0
đến D
5
ngõ ra từ Q
0
đến Q
5
)
• 74374. thanh ghi dòch 8 bit vào song song/ 8 bit ra song song
OC CLK D Output
0
↑
1
1
0
↑
0
0
0 0
X
Q
O
1 X
X
HiZ
b. Vào nối tiếp/ ra nối tiếp
Để cất n dữ liệu vào thanh ghi ta cần n xung CK, thời gian ghi chậm. Tương tự,
để xuất dữ liệu cần n-1 xung, thời gian xuất chậm. Lợi điểm: ít sai
D4
D5
D
CLK
Q
Q
PR
CL
Q4
D
CLK
Q
Q
PR
CL
D1
Q5
D0
CK
Q0Q1
MR
D
CLK
Q
Q
PR
CL
D
CLK
Q
Q
PR
CL
74LS174
1D
2D
3D
4D
5D
CLK CLR
1Q
2Q
4Q
5Q
3Q
6D
6Q
74LS374
D0
D1
D2
D3
D4
D5
D6
D7
OC
CLK
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Os
D
CLK
Q
Q
PR
CL
D
CLK
Q
Q
PR
CL
Ds
CK
D
CLK
Q
Q
PR
CL
D
CLK
Q
Q
PR
CL
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
85
4731. CMOS thanh ghi dòch 256bit (4 bộ ghi dòch 64bit nối tiếp)
c. Vào song song/ ra nối tiếp
• 74LS166 là loại IC nạp dữ liệu vào song song (8bit),
xuất dữ liệu ra nối tiếp (Dữ liệu được nạp vào từ chân
A,…,H và xuất ra tuần tự ở chân SER OUT. Ngoài ra
74166 còn có 1 ngõ vào data nối tiếp SER
CKI là chân cho phép xung CK, CKI=[0]: cho phép
xung CK, CKI=[1] : cấm xung CK.
SH/LD=[0]: nạp dữ liệu, SH/LD=[1]: dòch dữ liệu.
Sau khi dòch 1 bit ra khỏi hàng dữ liệu (về hướng bit
H), bit A sẽ trống và bit SR (Serial in) sẽ dòch vào
thanh chốt của bit A.
d. Vào nối tiếp / ra song song 74164
74164. thanh ghi dòch 8bit, A và B là ngõ vào data cho D-FF
Ví dụ. Giả sử rằng ban đầu trạng thái thanh ghi 74164 là 00000000, xác đònh
chuỗi trạng thái kế tiếp của mạch sau
D
S
CP
64bit
Q
D
S
CP
64bit
Q
D
S
CP
64bit
Q
D
S
CP
64bit
Q
74LS166
SER
A
B
C
D
E
F
G
H
CLK
INH
SH/LD
CLR
QH
74LS164
A
B
CLK
QA
QB
QC
QD
QE
QF
QG
QH
CLR
A
B
D
CLK
Q
Q
PR
CL
1
CK
74LS164
A
B
CLK
A
B
C
DEFGH
CLR
1
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
86
4.5.4. ng dụng Trong microcomputer
Hình trên là một đơn vò vi xử lý (MPU) với các ngõ ra dùng để truyền data nhò
phân đến thanh ghi X (4 D-FF). Hầu hết các MPU có ít nhất 16 đường đòa chỉ,
nhưng thường sẽ không sử dụng hết. Ứng dụng MPU để truyền số nhò phân từ
thanh ghi trong MPU đến thanh ghi ngoài X. Để thực hiện điều này, MPU thực
hiện các bước sau:
• Đặt số nhò phân ra ngõ ra D
3
D
2
D
1
D
0
• Đặt mã đòa chỉ đúng từ A
15
đến A
8
để chọn thanh ghi X
• Khi data và đòa chỉ ngõ ra đã ổn đònh, MPU sẽ tạo xung clock cấp cho thanh
ghi X để hoàn tất quá trình truyền song song từ MPU đến thanh ghi X
Các FF trong thanh ghi X có thể sử dụng cho nhiều nục đích khác nhau. Ví dụ,
sau khi MPU thực hiện các phép tính và hiển thò kết quả, mỗi FF sẽ được nối
với 1 LED và data kết quả này có thể thấy được. Ví dụ khác, mỗi FF thành phần
có thể điều khiển tắt/mở các thiết bò khác như motor hay role dựa trên cơ sở mã
nhò phân truyền từ MPU ra
4.5.5. Bộ Chia Tần Số
Số MOD: là số trạng thái ngõ ra của một mạch đếm
Ví dụ: một mạch đếm có chuỗi trạng thái ngõ ra sau là mạch đếm MOD 4
Ví dụ: xét mạch sau
000 010 101 111
MOD 4
J
CLK
K
Q
Q
PR
CL
2
J
CLK
K
Q
Q
PR
CL
A LSB
J
CLK
K
Q
Q
PR
CL
1
B
C MSB
1
1
1
1
1
1
1
1
1
1
1
A
15
A
14
A
13
A
12
A
11
A
10
A
9
A
8
CP
D
CLK
Q
D
CLK
Q
D
CLK
Q
D
CLK
Q
D
3
D
2
D
1
D
0
MPU
X
3
X
2
X
1
X
0
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
87
Q
A
sẽ thay đổi trạng thái bằng Q trước đó tại cạng xuống của xung CK
=> T
QA
=2T
CK
=>
CKQA
f
2
1
f =
Q
B
sẽ thay đổi trạng thái bằng Q trước đó tại cạng xuống của Q
A
=> T
QB
=2T
QA
=>
QAQB
f
2
1
f =
Q
C
sẽ thay đổi trạng thái bằng Q trước đó tại cạng xuống của Q
B
=> T
QC
=2T
QB
=>
QBQC
f
2
1
f =
Như vậy mỗi FF chia tần số ngõ vào CK của nó 2 lần.
Tổng quát với n FF thì
CK
n
Qout
f
2
1
f =
Ứùng dụng bộ chia tần làm bộ đếm nhò phân. Dựa vào giản đồ xung trên, đưa ra
được bảng sự thật sau. Giả sử ban đầu CBA =000
C B A CK
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Ban đầu
Sau xung CK1
Sau xung CK2
Sau xung CK3
Sau xung CK4
Sau xung CK5
Sau xung CK6
Sau xung CK7
0
0
0
0
0
1
Sau xung CK8
Sau xung CK9
• Bộ đếm ở trên có 2
3
trạng thái khác nhau từ 000 đến 111, nó được gọi là bộ
đếm MOD 8
• Với n FF có 2
n
trạng thái khác nhau, số MOD tối đa là MOD 2
n
000
001
010
011
100
110
111
101
8
B
5 9 1174 6 10 32
Clock
1
C
A
0 1 2 3 4 5 6 7 0 1 2
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
88
4.5.6. MẠCH ĐẾM
a. Đếm không đồng bộ với MOD 2n
• Mô hình đếm lên
• Mô hình đếm xuống
• Điều kiện
+
0
Q= Q
Ví dụ, bộ đếm lên nhò phân 4 bit dùng JK-FF với CK kích cạnh xuống như sau
Q
Q
Q
0
LSB
CK
Q
Q
CK
Q
Q
Q
n
MSB
CK
Q
1
Q
Q
Q
0
LSB
CK
Q
Q
CK
Q
Q
Q
n
MSB
CK
Q
1
Q
Q
Q
0
LSB
CK
Q
Q
CK
Q
Q
Q
n
MSB
CK
Q
1
Q
Q
Q
0
LSB
CK
Q
Q
CK
Q
Q
Q
n
MSB
CK
Q
1
J
K
Q
Q
CK
PR
CL
1
1
TQ
Q
CK
PR
CL
1
D Q
Q
CK
PR
CL
B
J
CK
K
Q
Q
PR
CL
A
1
1
J
CK
K
Q
Q
PR
CL
C
J
CK
K
Q
Q
PR
CL
D
J
CK
K
Q
Q
PR
CL
1
1
1
1
1
1
1
1
1
1
1
1
1
1
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
89
• Xung clock được đưa vào ngõ CK của FF -A, vì vậy FF-A sẽ thay đổi trạng
thái sau mỗi xung clock (lưu ý là tất cả các ngõ vào J=K=1)
• Ngõ ra của FF-A được đưa vào ngõ vào CLK của FF-B, vì vậy FF-B thay đổi
trạng thái khi ngõ ra Q
A
thay đổi từ 1 xuống 0. Tương tự cho FF-C và FF-D
• Bảng sau mô tả các ngõ ra của các FF sau mỗi xung CK, sau xung clock thứ
16 các ngõ ra sẽ trở về 0000 và lặp lại trang thái ban đầu
D C B A Xung CK
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0 0 0 0 16 (lặp lại)
Dạng mạch đếm mà ngõ ra FF được sử dụng như CK cho tầng sau được gọi là
mạch đếm không đồng bộ, vì tất cả các FF không thay đổi trạng thái đồng bộ với
xung clock, chỉ có FF-A thay đổi tương ứng với xung clock
Ví dụ, thiết kế bộ đếm lên nhò phân 4 bit dùng FF như sau
QC
QD
QB
QA
CK
0 123 4
5
6
7
8
9
10
11
12 13 14
15
0
D
CLK
Q
Q
PR
CL
T
CLK
Q
Q
PR
CL
(a)
(b)
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
90
Ví dụ, thiết kế bộ đếm xuống nhò phân 4 bit dùng FF như sau
Ví dụ, xây dựng mạch tạo xung 1Hz từ điện lưới 50Hz như sau:
Điện áp lưới ac có tần số 50hz qua bộ biến đổi sin sang sóng vuông, sau đó cho
qua bộ chia 50 (MOD 50 counter) được xung 1hz
Vấn đề đặt ra là cần bao nhiêu FF cho bộ chia 50. Với 6 FF ta được mạch chia
2
6
=64. Như vậy sử dụng giải pháp đếm MOD 2
n
là không thích hợp.
b. Đếm không đồng bộ với MOD < 2n
Các bước thiết kế
Bước 1. Thực hiện chọn dạng mạch
Bước 2. Xác đònh số FF cần tối thiểu
Gọi n là số FF cần
Chọn n sao cho 2
n-1
< MOD < 2
n
Bước 3. p dụng tính chất của các ngõ vào bất đồng bộ (Pr, Cl) để xác đònh
trạng thái xóa theo trình tự sau:
Lập bảng trạng thái cho các ngõ ra và các ngõ vào bất đồng bộ
Viết hàm cho các ngõ Pr và Cl
Rút gọn hàm Pr và Cl (dùng bìa K, đại số Boolean)
Vẽ mạch hoàn chỉnh
Ví dụ, Thiết kế mạch đếm lên nhò phân MOD6 dùng JK-FF như sau
Xác đònh số FF tối thiểu: 2
2
< 6 < 2
3
⇒ số FF cần là 3
Schmitt
Trigger
MOD 50
counter
50Hz
50Hz
1Hz
D
CLK
Q
Q
PR
CL
T
CLK
Q
Q
PR
CL
(a)
(b)
J
CLK
Q
Q
PR
CL
(c)
K
J
CLK
Q
Q
PR
CL
K
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
91
Bảng trạng thái đếm
Q
C
Q
B
Q
A
Cl Pr
0
0
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
0 0 0 0 1
Vậy
Cl =
CB
QQ + =
CB
QQ , Pr = 1
Dạng mạch đếm lên MOD 6
Sinh viên vẽ dạng sóng ABC để kiểm chứng
Ví dụ, Thiết kế mạch đếm xuống MOD 12 dùng FF sau
c. Trễ trong mạch đếm không đồng bộ
Mạch đếm không đồng bộ là dạng đơn giản nhất của các bộ đếm nhò phân vì
các thành phần để tạo ra mạch đếm là ít nhất. Tuy nhiên cũng có một số vấn đề
liên quan đến mạch. FF sau sẽ thay đổi trạng thái ứng với sự thay đổi trạng thái
ngõ ra của FF trước. Do mỗi FF có thời gian trễ truyền đạt (t
pd
), nghóa là FF thứ
2 sẽ không đáp ứng trong khoảng thời gian t
pd
khi FF đầu tiên nhận được xung
clock, tương tự FF thứ 3 sẽ không đáp ứng trong khoảng thời gian 2t
pd
khi FF đầu
tiên nhận được xung clock, cuối cùng FF thứ N sẽ không đáp ứng trong khoảng
thời gian Nt
pd
khi FF đầu tiên nhận được xung clock
0 1
00 1 1
01 1 1
11 0 X
10 1 1
Q
A
Q
C
Q
B
Cl
B
J
CLK
K
Q
Q
PR
CL
1
1
A
J
CLK
K
Q
Q
PR
CL
C
J
CLK
K
Q
Q
PR
CL
1
1
1
1
1
1
1
D
CLK
Q
Q
PR
CL
T
CLK
Q
Q
PR
CL
(a)
(b)
J
CLK
Q
Q
PR
CL
(c)
K
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
92
Xét trường hợp sau
Nếu chu kỳ xung clock T= 2t
pd
. Như đã thấy trên hình vẽ, trạng thái đếm sẽ từ
000, 001 rồi xuống 000, 010, 011, 010, 000, 101, …
Thấy rằng các trạng thái đếm không còn tuân thủ đếm lên, và không bao giờ có
trạng thái 100
Để khắc phục, chu kỳ xung clock phải lớn hơn thời gian trễ lớn nhất của mạch
đếm nghóa là
T
clock
≥ Nt
pd
hoặc f
max
=
pd
1
Nt
(tần số cực đại cho phép)
Với mạch đếm không đồng bộ 4 bit
cho thời gian trễ của JK-FF (t
pd
= 24ns) => f
max
=
1
=10.4Mhz
4.24ns
Khi số FF tăng thì tần số cực đại của mạch giảm xuống
d. Các vi mạch đếm không đồng bộ
• 7493, 74293
74LS93 có 2 bộ đếm bên trong: một bộ đếm 2 với ngõ
vào xung CKA, một bộ đếm 8 với ngõ vào xung CKB
Sinh viên tra bảng sự thật của 7493 và liệt kê chuỗi
đếm khi nối Q
A
về CKB và chuỗi đếm khi nối Q
D
về
CKA
t
pd
2t
pd
3t
pd
QA
QB
QC
CK
1
0
0
0
1
0
0
0
0
1
0
1
0 0
0
0
0
0
0
10 1
10
t
pd
t
pd
t
pd
T
74LS93
CKA
CKB
R01
R02
QA
QB
QC
QD
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
93
• 74LS90
74LS90 có 2 bộ đếm bên trong: một bộ đếm 2 với ngõ
vào CKA, một bộ đếm 5 với ngõ vào CKB
Sinh viên tra bảng sự thật của 7493 và liệt kê chuỗi đếm
khi nối Q
A
về CKB và chuỗi đếm khi nối Q
D
về CKA
• CD4024, CD4040
4024 là bộ đếm nhò phân 7bit (MOD128), 4040 là bộ đếm nhò phân 12bit
(MOD4096)
e. Đếm đồng bộ và mạng tuần tự
Để khắc phụ nhược điểm thời gian trễ của xung CK, ở mạng đồng bộ, tất cả các
FF đều sử dụng chung xung CK. Vì vậy, các ngõ ra sẽ thay đổi đồng thời theo
xung CK
Phương pháp thiết kế
Bước 1, thiết lập bảng mô tả mối quan hệ giữa ngõ ra hiện tại (Q) và ngõ ra kế
tiếp (Q
+
)
Bước 2, Thiết lập các trạng thái ngõ vào cho FF để thỏa mãn các thay đổi ngõ
ra từ bảng trên
Bước 3, Rút gọn các phương trình ngõ vào cho FF
Bước 4, Thực hiện mạch
Ở bước 2, để thiết lập trạng thái ngõ vào theo ngõ ra, các bảng sự thật trước của
FF phải thay đổi.
Ví dụ, bảng sự thật cho SR-FF
Ví dụ, Tương tự, bảng sự thật cho JK-FF, D-FF, T-FF
74LS90
R91
R92
R01
R02
CKA
CKB
QA
QB
QC
QD
+
S R
0
0
0
1
1
1
0
0
1
0
0
1
0
0
1
0
0
1
0
1
0
1
0
0
Q Q
+
S R
0
0
1
1
0
1
0
1
0
1
0
x
x
0
1
0
S R Q Q
+
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
-
-
Q Q
+
J K
0
0
1
1
0
1
0
1
0
1
x
x
x
x
1
0
Q Q
+
T
0
0
1
1
0
1
0
1
0
1
1
0
Q Q
+
D
0
0
1
1
0
1
0
1
0
1
0
1
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
94
Ví dụ, Thiết kế mạch đếm có chuỗi đếm sau dùng T-FF
Bước 1,2,
Bước 3,
T
C
= CB+CB T
B
=
CA+CB
T
A
= C+B
Mạch cuối cùng và giản đồ trạng thái cho mạch như sau
Mặc dù bảng trạng thái cho mạch hình trên không chỉ ra hết các trường hợp, các
trạng thái kế của trạng thái 001, 101, 110 cũng được chỉ rõ trong quá trình thiết
kế mạch.
000
100
111
010
011
0 1
00 1 0
01 x x
11 0 1
10 0 x
C
BA
T
C
0 1
00 0 1
01 x x
11 1 0
10 0 x
C
BA
T
B
0 1
00 0 1
01 x x
11 1 1
10 1 x
C
BA
T
A
C
C
A
C
K
T
B
CK
A
T
C
C
T
A
Q
B
B
Q
Q
C
K
C
K
C
B
C
B
C
B
1
T
A
1
001
0
0
1
B
0
1
0
1
T
B
0
Tc
A
CK
1
0
0
0
0
C
Ngõ ra hiện tại Ngõ ra kế tiếp Ngõ vào
C B A C
+
B
+
A
+
T
C
T
B
T
A
0
0
0
0
1
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
-
0
0
1
-
-
0
-
1
0
1
-
-
0
-
1
0
1
-
-
1
-
0
0
0
-
-
0
-
0
1
1
-
-
0
-
1
1
1
-
-
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
95
Ví dụ, nếu các FF được đặt giá trò ban đầu C=0, B=0, A=1 và có xung Clock, tử
phương trình T-FF suy ra T
A
= T
B
=1 và trạng thái sẽ chuyển thành 111, và khi
nhận xung ck kế tiếp, mạch sẽ hoạt động như bộ đếm đã thiết kế
Ở trạng thái ban đầu khi cấp nguồn cho mạch, trạng thái đầu tiên của FF là
không đoán được. Vì lý do này, tất cả các trạng thái don’t care trong bộ đếm
phải được kiểm tra để chắc chắn rằng nó sẽ đưa đến chuỗi đếm chính nếu
không có một tác động reset nào cho mạch
Ví dụ, thiết kế lại ví dụ trên dùng SR-FF
Kết quả: R
C
= A, S
C
= B
R
B
= CA , S
B
= C
R
A
= A, S
A
= CA+BA
Ví dụ, thiết kế lại ví dụ trên dùng D-FF
Đối với D-FF, Q
+
=D, vì vậy bìa ngõ vào D tương ứng với bìa trạng thái kế. Vì
vậy, biểu thức cho D có thể đọc trực tiếp từ bìa Q
+
.
Kết quả: D
C
= C
+
= B
D
B
= B
+
= C+BA
D
A
= A
+
= CA+BA
Ví dụ, thiết kế lại ví dụ trên dùng JK-FF
Kết quả: J
C
= B , K
C
= A
J
B
= C, K
B
= CA
J
A
= C+B, K
A
= 1
• Phương pháp nhanh để xác định biểu thực ngõ vào cho JK-FF
Từ ví dụ trên thấy rằng J
A
và K
A
không chứa biến A, tương tự J
B
và K
B
độc lập
với B, J
C
và K
C
độc lập với C. Tổng quát, hàm cực tiểu cho J và K của FF Q
000
100
111
010
011
100
Q Q
+
J K
0
0
1
1
0
1
0
1
0
1
x
x
x
x
1
0
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
96
không phụ thuộc vào Q, điều này là bởi vì Q=1 trong bìa J là don’t care, vì vậy
bất cứ 1 ở phía Q=0 của bìa J có thể được kết hợp với 1 don’t care làm triệt tiêu
biến Q, bìa K thì cũng tương tự vì tất cả Q=0 trong bìa K đều là don’t care.
Từ bảng trạng thái kế cho JK, khi Q=0 thì J=Q
+
, vì J độc lập với Q, nên có thể
đọc J trực tiếp từ Q=0 trên bìa Q
+
, tương tự khi Q=1 thì K =Q
+
nên có thể đọc
trực tiếp K từ Q=1 trên bìa Q
+
Xét ví dụ trên
Kết quả: J
C
= B , K
C
= A
J
B
= C, K
B
=
CA
J
A
= C+B, K
A
= 1
Phương pháp trên có 2 thuận lợi:
(1) Việc tách thành 2 bìa J, K là không cần thiết.
(2) Số biến trong hàm giảm đi 1 do J
Q
và K
Q
độc lập với Q).
Ví dụ, thiết kế mạch chuyển mã 8-4-2-1 BCD sang mã quá 3 dùng JK-FF
Bảng trạng thái chuyển đổi cho như sau
BCD 8-4-2-1 Quá 3
A B C D A
+
B
+
C
+
D
+
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
1
0
0
0
0
0
1
1
1
1
1
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
0 1
00
1 1
01
x x
11
0 0
10
0 x
C
BA
C
+
0 1
00
0 1
01
x x
11
0 1
10
1 x
C
BA
B
+
0 1
00
0 1
01
x x
11
0 0
10
1 x
C
BA
A
+
J
C
C
K
J
B
B
K
J
A
J
A
A
K
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
97
Kết quả: J
A
= BC+BD K
A
=0
J
B
= C+D K
B
=C+D
J
C
= D K
C
=D
J
D
= 1 K
D
=1
Ví dụ, Thiết kế mạch đếm lên/ xuống đồng bộ MOD8 dùng JK-FF
Mạch đếm lên MOD8
Mạch đếm xuống MOD8
Mạch đếm lên/xuống MOD8
Kết hợp 2 mạch trên để tạo thành mạch đếm lên/ xuống như sau:
clock
1
J
CLK
K
Q
Q
PR
CL
1
J
CLK
K
Q
Q
PR
CL
74LS76
J
CLK
K
Q
Q
PR
CL
1 11
1 1 1
1
clock
J
CLK
K
Q
Q
PR
CL
1
J
CLK
K
Q
Q
PR
CL
74LS76
J
CLK
K
Q
Q
PR
CL
1
1
1
1
1
1
1
Count-down
J
CLK
K
Q
Q
PR
CL
Count-up
1
J
CLK
K
Q
Q
PR
CL
74LS76
J
CLK
K
Q
Q
PR
CL
clock
1
1
1
1
1
1
Bài Giảng Kỹ Thuật Số Chương 4
GV: Nguyễn Trọng Hải Trang
98
Ví dụ, Thiết kế mạch đếm có khả năng đặt trạng thái (presetable counter)
Nhiều mạch đếm đồng bộ được thiết kế có khả năng đặt trạng thái bắt đầu cho
bộ đếm. Khả năng này có thể đồng bộ hoặc không đồng bộ với xung CK.
Minh hoạ mạch đếm lên 3 bit có khả năng đặt trạng thái không đồng bộ
Nhiều IC sử dụng đặt trạng thái đồng bộ với xung clock.
f. Một số IC đếm đồng bộ thông dụng
• 74163, bộ đếm lên 4bit, Pr và CLR đồng bộ, có khả năng đặt trước trạng thái
• 74192, bộ đếm lên/xuống đồng bộ MOD10, Pr và CLR bất đồng bộ
• 74193, bộ đếm lên/xuống đồng bộ 4bit, Pr và CLR bất đồng bộ
1
P0
J
CLK
K
Q
Q
PR
CL
1
P1
LOAD
J
CLK
K
Q
Q
PR
CL
74LS76
J
CLK
K
Q
Q
PR
CL
clock
P2
74LS163
CLR
A
B
C
D
CL
K
ENT
ENP
LOAD
QA
Q
B
Q
C
Q
D
RCO
74LS192
UP
DOWN
CLR
LOAD
A
B
C
D
Q
A
QB
QC
QD
BO
CO
74LS193
A
B
C
D
UP
DN
LOAD
CLR
QA
QB
QC
QD
CO
BO
