Tối ưu và thực thi khối giải mã cầu trong hệ thống MIMO

Hội nghị Quốc gia lần thứ 24 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2021)

Tối Ưu Và Thực Thi Khối Giải mã Cầu trong hệ
thống MIMO
Nguyễn Đức Thắng1, Vũ Tiến Anh1, Nguyễn Minh Thường2, Trần Xuân Nam1, Trịnh Quang Kiên1,
Trường Đại học Kỹ thuật Lê Quý Đôn;

1

2

Viện Khoa học và Công nghệ quân sự;
Email: ,
Abstract— Trong bài báo này, chúng tôi đề xuất cấu trúc mới
của bộ giải mã cầu K-best và tổng hợp thiết kế trên phần cứng
có thể cấu hình lại FPGA đối với các hệ thống đa đầu vào đa đầu
ra MIMO được ghép kênh không gian. Mục tiêu là đề xuất một
kiến trúc đơn giản hóa dựa trên thuật tốn giải mã cầu K-best
và cải thiện đáng kể tính phù hợp cho việc triển khai phần cứng.
Thiết kế được đánh giá là mang lại giá trị gần đúng về chất
lượng của phương pháp ước lượng hợp lý cực đại (ML) nhưng
với độ phức tạp tính tốn giảm đáng kể. Phân tích tổng hợp cho
thấy rằng kiến trúc được đề xuất đạt được thơng lượng 1.76
Gbps tại tần số clock 440 MHz.

tìm kiếm kết hợp giữa cây tìm kiếm theo chiều sâu kết hợp với
cây tìm kiếm theo chiều rộng [12].
Với chiến lược duyệt cây theo chiều sâu được sử dụng, bán
kính cầu khởi tạo được thiết lập bởi nhánh đầu tiên. Khi đó ta
sẽ thiết lập được một hình cầu với tâm là điểm tạo bởi véc-tơ
tín hiệu nhận được và bán kính là khoảng cách giữa tâm và

điểm tương ứng nhánh khởi tạo. Thực hiện duyệt lần lượt các
nhánh tiếp theo, nếu điểm tương ứng của nhánh được duyệt
nằm trong cầu thì ta khởi tạo một hình cầu mới với tâm vẫn là
điểm tạo bởi véc-tơ tín hiệu nhận được và bán kính mới bằng
khoảng cách giữa tâm và điểm nhánh vừa được duyệt. Cịn với
các điểm nằm ngồi cầu sẽ bị loại bỏ. Như vậy hình cầu sẽ
được cập nhật nếu thỏa mãn tìm được một điểm mới nằm trong
hình cầu thiết lập. Do vậy nếu theo quan điểm thực thi phần
cứng, các bộ giải mã cầu theo sử dụng chiến lược tìm kiếm
theo chiều sâu có thể giảm tài nguyên chiếm dụng và đạt được
chất lượng của ML. Tuy nhiên các bộ giải mã loại này thì có
độ phức tạp tính tốn khơng cố định, điều này thì sẽ gây khó
cho thực thi trên phần cứng. Đặc biệt chúng là làm giảm thông
lượng hệ thống và tăng độ trễ truyền tin.

Keywords— MIMO, FPGA, Bộ giải mã cầu (SD), Hợp lệ cực
đại (ML).

I. GIỚI THIỆU
Sự phát triển nhanh chóng của điện toán di động, các dịch
vụ đa phương tiện di động và các ứng dụng di động khác làm
cho truyền thông không dây tốc độ cao trở thành một trong
những công nghệ phát triển nhanh nhất trong những năm gần
đây. Công nghệ truyền thông đa đầu vào đa đầu ra (MIMO)
đã được nghiên cứu vì nó đáp ứng nhu cầu về cả dung lượng
tăng và độ tin cậy liên kết được cải thiện [1]. Hiện nay, các kỹ
thuật MIMO đã được chấp nhận như một tiêu chuẩn giao tiếp
vô tuyến cho các hệ thống truyền thông không dây hiện đại
như hệ thống thông tin di động 4G LTE, 5G…, cho phép tăng
thông lượng truyền dẫn bằng cách thực hiện các sửa đổi trong

lớp PHY và MAC [2]. Việc tối ưu các thuật tốn tính tốn và
xử lý tín hiệu trong hệ thống là yêu cầu cấp thiết để cải thiện
hiệu suất hệ thống, bao gồm tỉ lệ lỗi, thông lượng, độ trễ truyền
tin và hiệu quả phổ, đồng thời cân bằng giữa tài nguyên chiếm
dụng và các hệ số phẩm chất hệ thống.

Để giải quyết vấn đề trên, chiến lược tìm kiếm theo chiều
rộng đã được đề xuất với thuật tốn điển hình là thuật tốn Kbest. Tại các lớp trên cây tìm kiếm, thuật tốn K-best thực hiện
giữ lại K nút có khoảng cách ước lượng đến điểm tâm cầu
tương ứng là ngắn nhất và K nút này sẽ được chuyển tiếp
xuống cho lớp tiếp theo. Do đó, độ phức tạp tính tốn của bộ
tách tính hiệu theo phương pháp K-best có giá trị cố định. Với
việc sử dụng hệ số K lớn, phương pháp này sẽ cho hệ số phẩm
chất BER dần tiệm cận được với phương pháp ML [13]. Tuy
nhiên, nếu K càng lớn thì độ phức tạp tính tốn của hệ thống
càng tăng lên. Nếu triển khai thực thi trên phần cứng sẽ dẫn
tới tài nguyên chiếm dung cũng tăng lên. Điều này làm giảm
tính khả thi khi triển khai thực thi trên phần cứng. Do đó,
chúng ta cần đảm bảo tính phải cân bằng giữa sự hệ số phẩm
chất hệ thống và phức tạp tính tốn.

Một phương pháp phát hiện tín hiệu mang lại chất lượng
của tỉ lệ lỗi tốt nhất đó là sử dụng bộ tách tín hiệu ước lượng
hợp lý cực đại ML. Phương pháp ML ước lượng tín hiệu được
truyền đến điểm đích theo phương pháp tìm kiếm vét cạn các
mẫu trong tồn bộ tập tín mẫu có thể được truyền đến. Do vậy,
phương pháp ML có độ phức tạp cao, đặc biệt với các hệ thống
MIMO được trạng bị nhiều anten thu và anten phát. Độ phức
tạp của phương pháp ML là một hàm số biến đổi theo hàm mũ
của số lượng anten thu và phát ăng [3], [4]. Để giảm độ phức

tạp của bộ tách tín hiệu ML mà vẫn đảm bảo tương đối hệ số
phẩm chất của tỉ lệ lỗi, thuật tốn tách tín hiệu theo phương
pháp cầu (SD) đã được đề xuất trong [5], [6], [7], [8]. Với
phương pháp SD, ta có thể tính tốn để đạt được hệ số phẩm
chất của tỉ lệ lỗi bit (BER) tiệm cận đến đường cong BER của
bộ tách tín hiệu ML với độ phức tạp tính tốn có thể chấp nhận
được. Một số sơ đồ cây tìm kiếm được sử dụng trong giải mã
cầu đã được đề xuất có thể kể đến như: cây tìm kiếm theo
chiều sâu, cây tìm kiếm theo chiều rộng [9], [10], [11] và cây

ISBN 978-604-80-5958-3

Trong bài báo này, một kiến trúc cho bộ tách tín hiệu theo
phương pháp cầu K-best thỏa hiệp giữa hai yêu cầu là độ phức
tạp tính tốn và các hệ số phẩm chất của hệ thống được đề
xuất. Ý tưởng của phương pháp này là thông qua việc khảo sát
thống kê các nút còn tồn tại ở mỗi lớp kết hợp với khảo sát
ước lượng tỉ lệ lỗi bit (BER) của các điểm được giữ lại tương
ứng với các lớp trên cây tìm kiếm để đưa ra các hệ số K phù
hợp với từng lớp trên cây tìm kiếm. Để có một kiến trúc tin
cậy, nhóm nghiên cứu tiến hành mơ phỏng kiến trúc này trên
Matlab với các bộ giá trị K được ước lượng theo kết quả thống
kê trong [14] để tìm ra được bộ tốt nhất. Từ kết quả mơ phỏng,
một kiến trúc được xây dựng để tiến hành thiết kế bộ giải mã
cầu K-best trên FPGA. Chất lượng BER của thiết kế đạt được

113


Hội nghị Quốc gia lần thứ 24 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2021)

tiệm cận với giải pháp ML với độ phức tạp tính tốn phù hợp
với các chip có tài ngun trung trung bình.

độ phức tạp tính tốn của SD và hiệu suất BER. Để giảm hơn
nữa số lượng tính tốn của SD, phương trình (3) có thể được
chuyển đổi thành một dạng khác tương đương nhờ biến đổi
QRD cho ma trận kênh 𝑯, khi đó 𝑯 = 𝑸𝑹 trong đó ma trận
𝑸 là ma trận đơn nhất có kích thước là 𝑁𝑅 × 𝑁𝑅 và 𝑸𝑸𝐻 = 𝑰
trong khi 𝑹 là ma trận tam giác trên 𝑁𝑅 × 𝑁𝑇 . Thay thế 𝑯
bằng 𝑸𝑹 và sau khi biến đổi, biểu thức (1) trở thành:

Phần còn lại của bài báo được tổ chức như sau. Phần 2
trình bày mơ hình hệ thống chung và định dạng tín hiệu tương
ứng. Phần 3 đề xuất kiến trúc khối giải mã cầu theo định
hướng thiết kế phần cứng. Phần 4 thiết kế trên phần cứng khối
giải mã cầu K-best. Phần 5 kết luận bài báo.
II. MƠ HÌNH HỆ THỐNG
H (NR x NT)

y
n2

x2

n3

x3

nN

xN

T

R

y1

s1
s2
s3

sN

R

MIMO channel

y2
y3

yN

R

2

̃ − 𝑹𝒙||
||𝒚

̂ = arg min
𝒙
𝐱∈𝐒

𝑁𝑅

𝒙∈𝑺

𝑖=𝑚

(6)

2

𝑁𝑇

(7)

𝑗=𝑖

̃, 𝒚
̂) = 𝐷1 ( 𝒚
̃, 𝒚
̂)
𝐷( 𝒚

(8)
𝑁𝑇

̃, 𝒚

̂ ) = 𝐷𝑚 ( 𝒚
̃, 𝒚
̂ ) + (𝑦̃𝑚−1 − ∑ 𝑅𝑚−1,𝑖 𝑥𝑖 )
𝐷𝑚−1 ( 𝒚

2

(9)

𝑖=𝑚−1

(1)

với 𝑦̃𝑚−1 là phần tử thứ (𝑚 − 1) của vector tín hiệu thu được
sau khi nó được nhân với 𝑸𝑯 , (𝑅)𝑖,𝑗 là phần tử của ma trận
̃, 𝒚
̂) là
𝑹 thuộc hàng thứ 𝑖 và cột thứ 𝑗 và hàm giá trị 𝐷𝑚 ( 𝒚
khoảng cách Euclid một phần của symbol 𝒙 tại mức tìm kiếm
m. Đối với tất cả các véc-tơ ký hiệu phát thỏa mãn 𝒙𝑗 ∈ {𝒙 ∈
̃, 𝒚
̂) = 0
𝑺𝑁𝑇 ⊂ (ℂ)𝑁𝑇 : ‖𝑹𝒙 − 𝒚‖ ≤ 𝑟𝑠𝑝ℎ }, khởi tạo 𝐷𝑁𝑅 +1 ( 𝒚

(2)

̃, 𝒚
̂) ≤ 𝑟𝑠𝑝ℎ_ 2 − 𝐷𝑚 ( 𝒚
̃, 𝒚
̂)

𝐷𝑚−1 ( 𝒚
𝑚

(10)

𝑁𝑅

̃, 𝒚
̂)
trong đó 𝑟𝑠𝑝ℎ_ 2𝑚 = 𝑟𝑠𝑝ℎ 2 − ∑ 𝐷𝑖 ( 𝒚

(11)

𝑖=𝑚+1

Đối với việc triển khai phần cứng, việc thực hiện phân rã
giá trị thực (RVD) của 𝑯 cũng hiệu quả, điều này giúp đơn
giản hóa việc tính tốn khoảng cách Euclid. Phép phân tích
giá trị thực tách phương trình kênh (1) thành một biểu diễn
giá trị thực mới như sau [15]:

(3)
[

trong đó 𝑺 ⊂ (ℂ)𝑁𝑇 ×1 : ‖𝒚 − 𝑯𝒙‖ ≤ 𝑟𝑠𝑝ℎ là tập hợp tất cả các
điểm nằm trên lưới thỏa mãn khoảng cách của nó tới y ln
nhỏ hơn bán kính 𝑟𝑠𝑝ℎ của siêu cầu. Việc chọn giá trị của 𝑟𝑠𝑝ℎ
về cơ bản là quan trọng có ý nghĩa quyết định trực tiếp đến

ISBN 978-604-80-5958-3

(5)

̃, 𝒚
̂) ≜ ∑ (𝑦̃𝑖 − ∑ 𝑅𝑖𝑗 𝑥𝑖𝑗 )
𝐷𝑚 ( 𝒚

Do đó, độ phức tạp tính tốn của bộ giải mã ML tăng lên
theo hàm mũ của bậc điều chế tín hiệu M và số lượng các ăngten thu trong hệ thống. Bộ giải mã cầu SD đơn giản hóa bộ
giải mã ML bằng việc hạn chế các điểm tìm kiếm của SD để
giảm độ phức tạp tính tốn theo hướng chỉ so sánh những
điểm tín hiệu nằm bên trong siêu cầu với bán kính xác định
trước được hình thành xung quanh véc-tơ tín hiệu nhận được,
tức là:
̂𝑆𝐷 = arg min ||𝒚 − 𝑯𝒙||2
𝒙

̂ = 𝑹𝒙
𝒚

khi

̃, 𝒚
̂) cũng
Vì ma trận 𝑹 là tam giác trên nên hàm giá trị 𝐷( 𝒚
là khoảng cách Euclide một phần có thể được tính tốn đệ quy
từ một ăng ten phát này đến một ăng ten phát khác

trong đó 𝒏 = (𝑛𝑖 )𝑁𝑅 ×1 ~𝐶𝑁(0, 𝛿 2 𝑰) là một véc-tơ tạp âm
Gauss phức trắng cộng tính (AWGN). Bộ giải mã ML thực

hiện tìm kiếm theo phương pháp vét cạn tất cả các véc-tơ ký
hiệu có thể có trong tập 𝑺𝑁𝑇×1 để thu được véc-tơ phát với cự
ly Euclid đến véc-tơ tín hiệu nhận được có giá trị nhỏ nhất:

𝒙∈𝜴

(4)

2
̃, 𝒚
̂) = ||𝒚
̃ − 𝑹𝒙||2 ≤ 𝑟𝑠𝑝ℎ
𝐷( 𝒚
.

Xem xét một hệ thống MIMO với 𝑁𝑇 anten phát và 𝑁𝑅
anten thu như trong Hình 1. Kênh MIMO được đặc trưng bởi
𝑁𝑅 ×𝑁𝑇
ma trận kênh phức 𝑯 = (ℎ𝑖𝑗 )
∈ ℂ𝑁𝑅 ×𝑁𝑇 , các phần tử
của 𝑯 có phân bố với phương sai đơn vị và kỳ vọng bằng 0.
Các thông số này mô tả độ suy hao và lệch pha đối với mỗi
đường dẫn từ một ăng-ten phát đến một ăng-ten thu; chúng
được giả định là đã biết trước một cách hoàn hảo (có thể thơng
qua giai đoạn ước lượng kênh). Đối với q trình truyền dẫn,
các phần tử 𝑥𝑖 của véc-tơ tín hiệu phức 𝒙 = (𝑥𝑖 )𝑁𝑇×1 ∈ 𝜴 ⊂
ℂ𝑁𝑇×1 được gửi đồng thời qua 𝑁𝑇 anten phát, trong đó 𝜴 là
tập hợp của chịm sao điều chế tín hiệu. Do đó, véc-tơ tín hiệu
phức nhận được 𝒚 = (𝑦𝑖 )𝑁𝑅 ×1 ∈ ℂ𝑁𝑅 ×1 có thể được biểu thị
bằng cơng thức:

̂𝑀𝐿 = arg min ||𝒚 − 𝑯𝒙||2
𝒙

̃ = 𝑸𝐻 𝒚
𝒚

Phương trình (5) có thể được tính tốn thơng qua hàm giá trị
như sau:

Hình 1: Mơ hình hệ thống MIMO

𝒚 = 𝑯𝒙 + 𝒏

với

Lưu ý rằng 𝑸𝐻 𝒏 có cùng thống kê với 𝒏, nên phương trình
(3) được biến đổi về dạng tương đương:

MIMO SD Detector

n1

x1

MIMO Reciever

MIMO Transmitter

x

̃ = 𝑹𝒙 + 𝑸𝐻 𝒏
𝒚

ℜ(𝒚)
ℜ(𝑯)
]=[
ℑ(𝒚)
ℑ(𝑯)

−ℑ(𝑯) ℜ(𝒙)
ℜ(𝒏)
][
]+[
]
ℜ(𝑯) ℑ(𝒙)
ℑ(𝒏)

(12)

với ℑ(. ), ℜ(. ) tương ứng biểu diễn phần thực và phần ảo
của véc-tơ phức. Hơn nữa, chúng ta có thể giải phương trình

114


Hội nghị Quốc gia lần thứ 24 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2021)

K8=4

K7=16

K6=64

K5=256

m=4

K4=16

K3=64

n=3

K2=12

K1=48

Layer
Processing

Layer
Processing

Layer
Processing

Choose 4
best values

Layer
Processing

Layer
Processing

Choose 3
best values

Layer
Processing

Layer
Processing

Pipeline registers

Layer
Processing

y

Sorting

Layer 8

Layer 7

Layer 6

Layer 5

Layer 4

Layer 3

Layer 2

Choose
best root

Full (ML solution)

xmin

Layer 1

Hình 2: Kiến trúc thuật tốn giải mã cầu K-best đề xuất

nghiệm của 4 lớp đầu. Sự phình to của các nút diễn ra ở các
lớp giữa [14], do vậy một bộ so sánh và sắp xếp chọn ra 4 nút
tốt nhất làm đầu vào của lớp thứ tư được thực hiện, góp phần
giảm khối lượng tính toán đi đáng kể. Tương tự như vậy, ta
chọn 3 nút tốt nhất ở lớp thứ 2., Bằng việc sử dụng phương
pháp sắp xếp Batcher [17] tiến hành sắp xếp các giá trị theo
chiều bán kính tăng dần sau đó ra số giá trị cần thiết để đưa
xuống lớp dưới. Để có thể đơn giản hơn trong tính tốn chúng
tơi tiến hành phân hoạch các lớp theo cấu trúc 2-2-2-2 Hình
2 để xử lý.

(1) thơng qua phương trình (12) với các bước như trên, và với
việc biến đổi tập hợp chòm sao phức thành tập số nguyên như
sau:
𝑆𝑟 = {−√𝑀 + 1, … , √𝑀 − 1}

(13)

trong đó 𝑀 là bậc điều chế. Sau đó, QRD có thể được thực
hiện nói chung dựa trên phương trình kênh tăng cường trong
(12). Kích thước của ma trận kênh tương đương (𝑯), ma trận
đơn nhất (𝑸) và ma trận tam giác trên (𝑹) lần lượt được biến
đổi thành 2𝑁𝑅 × 2𝑁𝑇 , 2𝑁𝑅 × 2𝑁𝑅 , 2𝑁𝑅 × 2𝑁𝑇 . Số lượng
cấp độ tìm kiếm cây thay đổi thành 2𝑁𝑅 . Trong phần sau, sẽ
trình bày thực thi thuật tốn giải mã cầu trên phần cứng
chuyên dụng.

Với cách kiến trúc kiểu này thì mỗi lần chúng ta có thể xử
lý ln được hai lớp, điều này sẽ làm đơn giản hơn một số
bước so với tính tốn từng lớp một, giảm đi được việc phải
so sánh và lựa chọn các nút giữa hai lớp trong cùng một cặp
chẳng hạn. Kiến trúc của hai lớp đầu sẽ là cơ sở để xây dựng
kiến trúc của các lớp sau được phân cách bởi các thanh ghi
kiểu đường ống giúp nâng cao thông lượng của thiết kế.

III. ĐỀ XUẤT KIẾN TRÚC KHỐI GIẢI MÃ CẦU THEO ĐỊNH HƯỚNG
THIẾT KẾ PHẦN CỨNG

Để thích hợp thực thi được kiến trúc bộ giải mã cầu trên
phần cứng thì vấn đề làm giảm độ phức tạp tính tốn mà vẫn
đáp ứng được phẩm chất BER theo yêu cầu là rất quan trọng.

Việc giới hạn xử lý các nút tại mỗi lớp trong thuật toán giải
mã cầu là biện pháp được đưa ra để xử lý vấn đề này. Trong
nghiên cứu [14] đã phân tích sự phân bố của số lượng các nút
hợp lệ (đường dẫn tìm kiếm tồn tại) ở mọi lớp của thuật tốn
SD liên quan đến các kích thước bán kính và SNR khác nhau.
Một mơ hình SD thông thường đã được xây dựng trên
MATLAB cho hệ thống MIMO 4 × 4 ăng-ten. Số lượng nút
hợp lệ tối đa có xu hướng tăng lên và đạt mức tối đa ở lớp giữa
[14]. Khả năng loại nghiệm của phương pháp giải mã cầu là
rất lớn, biểu thị qua số nút tồn tại ở mỗi lớp là khá thấp so với
phương pháp ước lượng hợp lý cực đại ML. Tuy nhiên, nếu
sử dụng đúng những tham số khảo sát đó để làm cấu hình thực
thi trên phần cứng thì vẫn là khá lớn đối với các chip FPGA
hiện tại. Ở mỗi lớp, bằng việc sắp xếp và lựa chọn những nút
tốt nhất trong số các nút được tính tốn, ta có thể giảm số nút
phải xử lý ở mỗi lớp đi mà chất lượng BER chỉ giảm đi một
lượng không đáng kể. Tại những lớp ở trên việc giữ lại số
lượng nút cao sẽ giúp chúng ta có thể tiệm cận phương pháp
ML, còn ở các lớp dưới việc lựa chọn chỉ một số lượng nút
nhỏ giúp tiết kiệm được tài nguyên phần cứng [16]. Từ những
phân tích trên, một kiến trúc giải mã cầu kiểu K-best được đề
xuất mang lại phẩm chất xấp xỉ như phương pháp ML với độ
phức tạp có thể thực thi được trên phần cứng Hình 2.

B. Mơ phỏng đánh giá chất lượng của thiết kế
Bảng 1: Tham số mơ phỏng

Tham số
Mã hóa kênh
Số lượng anten

Số lượng symbol mô phỏng
Kiến trúc điều chế

A. Layer processing Block (LPB)
Một khối khối xử lý này sẽ tính tốn 4 giá trị bán kính có
thể có ứng với mỗi chiều trong vector nghiệm (4 nút với điều
chế 16-QAM) sau đó các giá trị này được tổng hợp lại và đưa
xuống lớp tiếp theo. Những lớp đầu tiên khối lượng tính tốn
cịn ít, tuy nhiên nó lại ảnh hưởng nhiều tới chất lượng của hệ
thống. Do vậy thiết kế này tiến hành tính tốn đầy đủ các

ISBN 978-604-80-5958-3

Cài đặt
Khơng
4×4
1000000 symbol
16-QAM

Hình 3: Mô phỏng đánh giá chất lượng BER

115


Hội nghị Quốc gia lần thứ 24 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2021)

y = [y1 , y2 , y3 ,..., y8 ]T

R
CLK

16 SD CELLs
4 SD CELLs

3 SD CELLs

Level 8,7
LAYER_ID

xˆ

2 3 4 5 6

7 8

-

-

-

-

-

-

-

SYMBOL

-3 -1 1

3

-

xˆ

--

--

--

--

--

--

SD

SD
SD
CELL
CELL
CELL

Level 4,3

--

--

--

--

--

--

xˆ min

Level 2,1

xˆ

1- - - 33
- 33

--

--

- - -1
- - -1
1- - - -3
1- -3
3

- - - - - - - - - - - 33
- -3

SYMBOL

SYMBOL
-3 -1 1

COMPARATOR

Sorting 64 - 3

SD
SD

SD
SD
CELL
CELL
CELL
CELL

Level 6,5

1

REG PIPELINE

xˆ
r02

SD

SD
SD
CELL
SD
CELL
CELL
CELL

Sorting 256 - 4

SD
CELL

REG PIPELINE

REG PIPELINE

1 SD CELL

-3 -1 1

3

3

Hình 4: Cấu trúc tổng thể của khối giải mã cầu

mục đính dễ dàng áp dụng phép tính trên phần cứng (tránh
các phép tốn khai căn), trong thiết kế sẽ tính ln giá trị bình
phương của bán kính. SD CELL là khối tính tốn giải mã cầu
quan trọng nhất trong thiết kế này Hình 6. Để đảm nhiệm tính
tốn giải mã đồng thời cho hai lớp liên tiếp, theo sơ đồ giải
mã hình cây chúng ta cần tổng cộng 20 khối SDE, 4 khối cho
lớp đầu tiên, 16 khối cho lớp thứ hai. SD CELL đơn giản là

yˆ m,4

SUB

SUB

rm2
2

X

( xˆ m−1 , rm2−1 )

Hình 5: Cấu trúc khối tính tốn cơ bản SDE

IV. THIẾT KẾ TRÊN PHẦN CỨNG KHỐI GIẢI MÃ CẦU K-BEST

SD CELL

FIRST LAYER

SECOND LAYER

xˆ m−1,0

ym+1 & ym

116

xˆ m ,3

xˆ m+1

r

CLK

INPUT_
SELECTOR

Rm+1
ym+1
rm2+1

SDE_3

xˆ m+1

2
m+1

rm2,0

rm2,0

REG

Rm+1
ym+1
rm2+1

CLK

A. Cấu trúc các khối cơ bản
Kiến trúc từng khối trong hệ thống áp dụng kiến trúc
pipeline nên các khối chức năng điều khiển sẽ được đơn giản
hóa, thêm vào đó khối phần tử tính toán cơ bản sẽ được tối ưu
cho từng lớp.
Phần tử tính tốn cơ bản (Sphere Decoder Element – SDE)
Hình 5 thực hiện tính giá trị bán kính cầu mới cơng thức (11),
đó là phép tính cơ bản nhất của thuật toán giải mã cầu. Nhằm

CLK

INPUT_
SELECTOR

SDE_0

xˆ m +1

CLK

INPUT_
SELECTOR

rm2,3

Rm
ym

xˆ m−1,19
xˆ m ,3

2
rm-1

CLK

INPUT_
SELECTOR

2
m ,3

r

Rm
ym

Hình 6: Cấu trúc khối tính tốn CELL

xˆ m-1

rm2−1,0

COMBINER

xˆ m,0

SDE_4

xˆ m,0

Rm+1 & Rm

SDE_19

Từ những đề xuất về cấu trúc thực hiện khối giải mã cầu
đã được trình bày ở phần trước, dựa trên những phân tích
thống kê về đặc tính của nghiệm cũng như các phương pháp
tìm nghiệm tối ưu. Phần này cụ thể hóa thiết kế khối giải mã
cầu về mặt phần cứng, tập trung vào trình bày cấu trúc phần
cứng của khối giải mã cầu K-best trên nền tảng phần cứng
FPGA.

ISBN 978-604-80-5958-3

ym

REGISTER PIPELINE 2

yˆ m+1,4

xˆm
yˆ m ,1

rm2

SUM

yˆ m+1,1

SUM

Rm

MUX

xˆm+1

SUM

yˆ7,4

SUM

xˆ7
yˆ 7,1

xˆ m

LAYER_ID

REGISTER PIPELINE 1

yˆ8,4

SUM

ym

SPHERE DECODING ELEMENT (SDE)
MUX

xˆ8
yˆ8,1

MUX

CLK

MUX

Trong suốt quá trình mơ phỏng, chúng tơi xem xét một hệ
thống 4 × 4 MIMO, giả định rằng kênh là Rayleigh pha đinh
phẳng với môi trường tán xạ phong phú. Không gian giữa
anten phát và anten thu đủ lớn. Kênh của đầu cuối nhận được
thực sự đã biết và có thể duy trì đồng bộ hóa chính xác. Các
tham số kênh giữa mỗi ăng-ten là vectơ AWGN tương ứng với
phương sai đơn vị và trung bình bằng 0. Các thơng số mơ
phỏng được thể hiện trong Bảng 1.
Từ khảo sát phẩm chất BER của các phương pháp, ta thấy
rằng phương pháp giải mã cầu được đề xuất tốt hơn nhiều so

với các phương pháp như ZF, MMSE. Với các bộ (𝑚, 𝑛) thích
hợp thuật toán giải mã cầu được đề xuất này xấp xỉ với phương
pháp ML. Ta thấy rằng việc lựa chọn nhiều nghiệm hơn tại
lớp 4 và lớp 2 (𝑚, 𝑛 lớn) sẽ làm cho chất lượng của hệ thống
tăng lên. Tuy nhiên sự đánh đổi giữa chất lượng và độ phức
tạp của hệ thống cũng như tài nguyên để thực thi trên phần
cứng là không tương xứng. Ta nhận thấy hai cặp (𝑚, 𝑛) =
(5,2) và (4,3) có chất lượng BER tương tự nhau và xấp xỉ
với phương pháp ML. Việc lấy chỉ nhiều hơn một nghiệm tại
lớp 4 cũng đã làm cho các khối tính tốn của hệ thống tăng lên
đáng kể trong khi lấy nhiều hơn một nghiệm tại lớp 2 sẽ tốn ít
khối tính tốn hơn. Do đó để cân đối giữa các yếu tố này, ta sẽ
lựa chọn cấu hình (𝑚, 𝑛) = (4,3) để thiết kế trên phần cứng.

rm2−1,19


Hội nghị Quốc gia lần thứ 24 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2021)

sự ghép nối các khối SDE lại với nhau theo đúng sơ đồ giải
mã hình cây, trong đó sự tổ hợp các dữ liệu đầu ra của từng
khối SDE tạo thành các luồng dữ liệu mới được sử dụng cho
lớp tiếp theo, đồng thời xác định các tổ hợp nghiệm đúng
bằng cách xét các giá trị bán kính cầu mới từ các SDE.

chiếm một lượng nhỏ trên tổng khối lượng mà những chip
này mang lại.
C. Đánh giá thông lượng của thiết kế
Bộ giải mã cầu K-best được đề xuất có kiến trúc pipeline
khơng hồn tồn. Với tần số clock cực đại có thể đạt là 𝑓𝑐𝑙𝑘 =

440 𝑀𝐻𝑧 thông lượng của khối giải mã cầu K-best được đề
xuất đạt được là:

Thiết kế tổng thể của bộ giải mã cầu K-best Hình 4 cấu
thành từ các khối chức năng thành phần bao gồm: Khối tính
tốn giải mã cầu CELL; khối sắp xếp và lựa chọn nghiệm
Sorting. Chúng được sắp xếp nối tầng với nhau theo kiến trúc
pipeline, theo hình ta có thể thấy các khối tính tốn và các
khối chọn nghiệm tạo thành bốn giai đoạn tính tốn, mỗi giai
đoạn tính tốn được phân biệt với nhau bởi các thanh ghi và
khối kết hợp và lựa chọn và lựa chọn nghiệm. Sau khi các
khối CELL hồn tất 4 giai đoạn tính tốn, khối so sánh
COMPARATOR lựa chọn trong số các tổ hợp nghiệm được
đưa vào so sánh nghiệm tốt nhất, đó chính là nghiệm của tồn
bộ q trình giải mã.

𝑇=

Với thơng lượng đạt 1.76 (𝐺𝑏𝑝𝑠) khối giải mã cầu
được đề xuất này có thể tiệm cận các tiêu chuẩn về tốc độ của
các hệ thống thông tin di động mới nhất như LTE, 4G
Advanced. Độ trễ đáp ứng của thiết kế phụ thuộc vào số lớp
thanh ghi của kiến trúc pipeline, cụ thể trong thiết kế này có
26 lớp thanh ghi pipeline với chu kỳ chốt dữ liệu là bốn xung
clock. Với tần số clock cực đại là 𝑓𝑐𝑙𝑘 = 440 𝑀𝐻𝑧 thời gian
trễ đáp ứng của khối giải mã là:

B. Tổng hợp thiết kế trên Vivado
Qua tổng hợp thiết kế trên phần mềm Vivado kiến trúc
của khối giải mã cầu K-best trên một số loại chip Hình 7, ta

nhận thấy rằng tài nguyên chiếm dụng của thiết kế là tương
LUT

DSP

FLIP FLOP

LUTRAM

𝐿𝑎𝑡𝑒𝑛𝑐𝑦 =

500
440
83%

400
65%
55% 57%

60%

300

268

241

40%

37%

200

37%

134

25%

25%
17%

20%
6%

14%
2%

4%

Clock frequency (MHz)

Hardware resources

80%

100
11%
6%
1%

0%

0
xc7a200tifbg484-1L xc7k325tfbg676-3

4
4
× 26 =
× 26 = 236.36 (𝑛𝑠)
𝑓𝑐𝑙𝑘
440.106

D. Đánh giá chất lượng BER của thiết kế
Từ kết quả khảo sát Hình 9, đường cong BER của kiến
trúc mà bài báo đề xuất tốt hơn đáng kể đáng phương pháp
giải mã cầu trong các cơng trình [18], [19], [20], [21] và gần
đường ML nhất khi xét cùng một mô hình hệ thống 4 × 4
MIMO 16-QAM. Với kiến trúc sử dụng các bộ lựa chọn với
sắp xếp toàn cục, và việc xử lý tối đa ở các lớp đầu độ phức
tạp tính tốn mặc dù có tăng như điều này là chấp nhận được
để đánh đổi với chất lượng BER của hệ thống. Với thiết kế
này thì có thể đảm bảo được độ tin cậy khi truyền tin, có thể
hạn chế việc sử dụng các bộ mã hóa kênh, bộ sửa sai ở máy
thu. Qua khảo sát này khẳng định thêm kiến trúc thuật tốn
giải mã cầu nhóm đề xuất có tính khả thi cao, có thể đáp ứng
được các yêu cầu về chất lượng mà các hệ thống thơng tin
hiện nay u cầu.

MAX FREQ

100%

𝑓𝑐𝑙𝑘
440.106
× 16(𝑏𝑖𝑡) =
× 16(𝑏𝑖𝑡) = 1.76(𝐺𝑏𝑝𝑠)
4
4

xc7k480tffv1156-3 xcvu7p-flva2104-3-e

FPGA chip

Hình 7: Khảo sát tài nguyên chiếm dụng của thiết kế trên một số chip

Hình 8: Phân bổ tài nguyên trên chip xcvu7p-flva2104-3-e

Hình 9: So sánh chất lượng BER với các cơng trình nghiên cứu khác

đối lớn, đối với những chip có dung lượng nhỏ thiết kế gần
như chiếm toàn bộ tài nguyên. Đối với những chip tầm trung
hay cao cấp thì vấn đề này sẽ khơng đáng quan ngại do nó chỉ

E. Đánh giá độ phức tạp tính tốn
Mặc dù phương pháp giải mã cầu có độ phức tạp thấp hơn
phương pháp ML nhưng để thực hiện trên phần cứng chuyên

ISBN 978-604-80-5958-3

117


Hội nghị Quốc gia lần thứ 24 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2021)

dụng ta cần phải tiếp tục tối ưu về mặt giải thuật nhằm giảm
độ phức tạp hơn nữa. Bản thân phương pháp giải mã cầu lý
thuyết có độ phức tạp khơng cố định, nó phụ thuộc mạnh vào
sự phân bố các nút hợp lệ ở từng lớp giải mã. Về mặt lý thuyết
độ phức tạp của phương giáp giải mã cầu càng lớn khi phải
xử lý càng nhiều nút hợp lệ. Độ phức tạp được thể hiện bằng
tài nguyên chiếm dụng của thiết kế thi ta thực thi trên phần
cứng chuyên dụng mà cụ thể là FPGA ở trong bài báo này.
Độ phức tạp của kiến trúc khối giải mã cầu đề xuất được đánh
giá thông qua số lượng khối SDE trong thiết kế vì mỗi khối
SDE được sử dụng để xử lý một nút hợp lệ. Khác với phần
mềm, khi thiết kế trên phần cứng chúng ta cần phải bố trí số
lượng cố định phần tử giải mã cho từng nút. Trong trường
hợp tổng quát với phương pháp giải mã cầu lý thuyết chúng
ta cần tới ∑8𝑖=1 4𝑖 = 87380 khối SDE để có thể đạt đến BER
của ML, đó là một con số q lớn mà khơng có chip FPGA
nào có thể đáp ứng được ở thời điểm hiện tại. Để giảm độ
phức tạp tính tốn, thiết kế khối giải mã cầu đã giới hạn số
lượng nút hợp lệ được xử lý ở từng lớp dựa vào các phân tích
thống kê. Cùng với cách lựa chọn nút hợp lệ tối ưu mà số
lượng khối SDE cần sử dụng giảm xuống chỉ cịn 480, điều
này tương đương với giảm khối lượng tính toán cũng như độ
phức tạp xuống 180 lần. Đổi lại BER của khối giải mã cầu
kém hơn so với ML (theo các phân tích ở Hình 3 và Hình 9)
nhưng vẫn vượt trội hơn so với các phương pháp tuyến tính.

Khi thực thi thuật tốn giải mã cầu trên phần cứng chúng ta
phải cân nhắc giữa ba yếu tố chính là thông lượng, độ phức
tạp và tỷ lệ lỗi bit. Các yếu tố này tác động qua lại lẫn nhau
và cần được cân bằng để thiết kế phần cứng có tính khả thi
cao và đáp ứng được các chỉ tiêu thiết kế cụ thể.

Transactions on Information Theory, vol. 49, pp. 2389-2402, Oct.
2003.
[5] U. Fincke, M. Pohst, "Improved methods for calculating vectors of
short length," Mathematics of Computation, 1985.
[6] D. Wubben, R. Bohnke, V. Kuhn, and K.-D. Kammeyer, "MMSE
extension of V-BLAST based on sorted QR decomposition," in Proc.
IEEE 58th Vehicular Technology Conference (VTC), vol. 1, no. 1, p.
508–512, Oct. 2003..
[7] M. Pohst, "On the computation of lattice vectors of minimal length,
successive minima and reduced bases with applications," SIGSAM
Bull., vol. 15, no. 1, pp. 37-44, 1981.
[8] X. Jun, G. Diyuan and W. Zengye, "Research of Improved Sphere
Decoding Algorithm," 2019 Chinese Control And Decision
Conference (CCDC),, pp. 1043-1047,, 2019.
[9] P. Tsai, W. Chen, X. Lin and M. Huang, "A 4×4 64-QAM reducedcomplexity K-best MIMO detector up to 1.5Gbps," Proceedings of
2010 IEEE International Symposium on Circuits and Systems, pp.
3953-3956, 2010.
[10] B. Shim and I. Kang, "Sphere Decoding With a Probabilistic Tree
Pruning," IEEE Transactions on Signal Processing,, vol. 56, pp. 48674878, Oct. 2008.
[11] K.-W. Wong, C.-Y. Tsui, R. S.-K. Cheng, and W.-H. Mow, "A VLSI
Architecture of a K-Best Lattice Decoding Algorithm for MIMO
Channels," in Proc. IEEE International Symposium on Circuits and
Systems (ISCAS), vol. 3, no. 1, p. 273–276, 2002.
[12] B. Hassibi and H. Vikalo, "On the expected complexity of sphere

decoding," in Proc. Thirty-Fifth Asilomar Conference on Signals,
Systems and Computers, vol. 2, p. 1051–1055, Nov. 2001.
[13] H. Fang, L. Ge and G. Zhu, "An improved radius adaptive K-Best
algorithm for MIMO system," 2014 IEEE International Conference
on Progress in Informatics and Computing, pp. 562-566, 2014.
[14] Minh-Thuong Nguyen, Xuan-Nam Tran, Vu-Duc Ngo, Quang-Kien
Trinh, Duc-Thang Nguyen, Tien-Anh Vu, "An Analysis of Valid
Nodes Distribution for Sphere Decoding in the MIMO Wireless
Communication System," Journal of Research and Development on
Information and Communication Technology, vol. 2021, pp. 97-104,
2021.

V. KẾT LUẬN
Bộ giải mã cầu K-best cung cấp sự cân bằng hiệu suất-độ
phức tạp, làm cho chúng phù hợp với việc triển khai phần cứng
của hệ thống truyền thông MIMO. Trong bài báo này, chúng
tôi đã thực thi bộ giải mã cầu với chất lượng xấp xỉ với bộ giải
mã ML về tỷ lệ lỗi bit. Các kết quả bước đầu trong thiết kế
này cho thấy tính khả thi của thiết kế các khối tăng tốc giải mã
trên FPGA. Phương pháp này cũng có thể được mở rộng để
đáp ứng nhu cầu ngày càng tăng của các tiêu chuẩn truyền
thông không dây trong tương lai. Những kết quả này cho thấy
cần có sự những nghiên cứu sâu hơn để có thể đẩy thơng lượng
hệ thống cũng như chất lượng lên cao hơn nữa để có thể ứng
dụng thực tế.

[15] Ibrahim A, Bello, Basel Halak, Mohammed El-Hajjar, Mark
Zwolinski, "VLSI Implementation of a Fully-Pipelined K-Best
MIMODetector with Successive Interference Cancellation," in
Circuits Systems and Signal Processing, 2019.

[16] P. Tsai, W. Chen, X. Lin and M. Huang, "A 4×4 64-QAM reducedcomplexity K-best MIMO detector up to 1.5Gbps," Proceedings of
2010 IEEE International Symposium on Circuits and Systems, pp.
3953-3956, 2010.
[17] M. Ouyang, "Sorting sixteen numbers," 2015 IEEE High Performance
Extreme Computing Conference (HPEC), pp. 1-6, 2015.
[18] W. Fan, Y. Liu, Z. Wang and X. Mao, "A new dynamic K-best SD
algorithm for MIMO detection," 2014 Sixth International Conference
on Wireless Communications and Signal Processing (WCSP), pp. 15, 2014.

TÀI LIỆU THAM KHẢO

[19] Umamaheshwar Soma, Anil Kumar Tipparti, Srinivasa Rao
Kunupalli, "Performance Analysis of K-Best Sphere Decoder
Algorithm for Spatial Multiplexing MIMO Systems," International
Journal of Pure and Applied Mathematics, vol. 114, pp. 97-107, 2017.

[1] A. Goldsmith, S. A. Jafar, N. Jindal and S. Vishwanath, "Capacity
limits of MIMO channels," IEEE Journal on Selected Areas in
Communications, vol. 21, pp. 684-702, June 2003.

[20] X. Mao, S. Ren and H. Xiang, "Layer reduced K-best sphere
decoding," 2011 International Conference on Wireless
Communications and Signal Processing (WCSP), pp. 1-4, 2011.

[2] Zekry, Abdelhalim, "FPGA Implementation of Sphere Detector for
Spatial Multiplexing MIMO System," International Journal of
Electronics and Telecommunications, vol. 65, p. 245–252, 219.

[21] H. Fang, L. Ge and G. Zhu, "An improved radius adaptive K-Best
algorithm for MIMO system," 2014 IEEE International Conference

on Progress in Informatics and Computing, pp. 562-566, 2014.

[3] Trần Xn Nam, Lê Minh Tuấn, Xử lý tín hiệu khơng gian thời gian,
Hà Nội: Nhà xuất bản Khoa học và kỹ thuật, 2013.
[4] M. O. Damen, H. El Gamal and G. Caire, "On maximum-likelihood
detection and the search for the closest lattice point," IEEE

ISBN 978-604-80-5958-3

118