Báo cáo điện tử số trường đại học công nghiệp hầ nội

TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI
KHOA ĐIỆN TỬ
--------------------------------------------------

BÁO CÁO BÀI THỰC HÀNH SỐ 1
HỌC PHẦN ĐIỆN TỬ SỐ - FE6002
Chủ đề: Thiết kế, lắp ráp, khảo sát mạch điện tử số cơ bản

GVHD: Th.s Nguyễn Thị Thu Hà
NHÓM THỰC HIỆN: Nhóm 3.1.10
Thành viên nhóm:
1. Trịnh Bảo Kiên
MSV: 2020604877.
2. ……………………… MSV: ………………….
3. ……………………… MSV: ………………….
MÃ LỚP: ………………………..……….
Hà nội ……/……


PHIẾU GIAO BÀI THỰC HÀNH SỐ 1
HỌC PHẦN ĐIỆN TỬ SỐ-FE6002
I. Thông tin chung
Họ và tên sinh viên :
1 Trịnh Bảo Kiên

MSV 2020604877

2 .…………………………….…………

MSV ……………….…………….

3 .…………………………….…………

MSV …………………….……….

Nhóm: 3.1.10 Lớp: Khố: 15
II.Nội dung thực hiện:
1. Tên chủ đề:
Thiết kế, lắp ráp, khảo sát mạch điện tử số cơ bản (L3)
2. Hoạt động của sinh viên:
2.1. Thiết kế, lắp ráp, khảo sát mạch logic tổ hợp.
2.2. Thiết kế, lắp ráp, khảo sát mạch logic tuần tự
3. Sản phẩm:
3.1. Hồn thành cơng việc thiết kế, lắp ráp, khảo sát và ghi lại số liệu của các bài tập thực hành
trong mục 2 theo đúng các buổi thực hành dưới sự hướng dẫn của giảng viên.
3.2. Báo cáo thực hành thông qua báo cáo kỹ thuật.
III.Yêu cầu bản báo cáo thực hành:
Trình bày đầy đủ các nội dung, bao gồm:
Phần A. Khảo sát mạch logic tổ hợp
1) Khảo sát IC cổng logic cơ bản
1) Sơ đồ chân
2) Sơ đồ lắp ráp
3) Phân tích kết quả thực hành
2) Thiết kế, lắp ráp, khảo sát mạch cộng, trừ nhị phân một bit
1) Sơ đồ thiết kế
2) Sơ đồ lắp ráp
3) Phân tích kết quả thực hành
3) Thiết kế, lắp ráp, khảo sát mạch phân kênh (DEMUX 1-4), mạch hợp kênh (MUX 4-1) sử dụng

IC cổng logic cơ bản.
1) Sơ đồ thiết kế

2) Sơ đồ lắp ráp
3) Phân tích kết quả thực hành
4) Thiết kế, lắp ráp, khảo sát mạch giải mã (DECODER 2-4), mã hóa (ENCODER 4-2) sử dụng IC
cổng logic cơ bản.
1) Sơ đồ thiết kế
2) Sơ đồ lắp ráp
2


3) Phân tích kết quả thực hành
5) Khảo sát IC giải mã 7 đoạn (cộng 2 bit hiển thị kết quả trên LED 7 thanh)
1) Sơ đồ thiết kế
2) Sơ đồ lắp ráp
3) Phân tích kết quả thực hành
Phần B. Khảo sát mạch logic tuần tự
1) Khảo sát các phần tử nhớ cơ bản (SR-FF)
1) Sơ đồ chân
2) Sơ đồ lắp ráp
3) Phân tích kết quả thực hành
2) Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng bộ với Kđ = 4 sử dụng FF-JK
1) Sơ đồ thiết kế
2) Sơ đồ lắp ráp
3) Phân tích kết quả thực hành
3) Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng bộ với Kđ = 4 sử dụng FF-D
1) Sơ đồ thiết kế
2) Sơ đồ lắp ráp
3) Phân tích kết quả thực hành
4) Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng bộ với Kđ = 8 sử dụng FF-JK
1) Sơ đồ thiết kế
2) Sơ đồ lắp ráp

3) Phân tích kết quả thực hành
5) Thiết kế, lắp ráp và khảo sát bộ đếm ngược, nhị phân, đồng bộ với Kđ = 8 sử dụng FF-JK
1) Sơ đồ thiết kế
2) Sơ đồ lắp ráp
3) Phân tích kết quả thực hành
6) Thiết kế, lắp ráp và khảo sát bộ đếm thuận/nghịch, nhị phân, đồng bộ với Kđ = 4 sử dụng

FF-JK
1) Sơ đồ thiết kế
2) Sơ đồ lắp ráp
3) Phân tích kết quả thực hành
7) Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nghịch nhị phân, đồng bộ với Kđ = 4 sử dụng
FF-D
1) Sơ đồ thiết kế
2) Sơ đồ lắp ráp
3) Phân tích kết quả thực hành
8) Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng bộ với Kđ = 8 sử dụng FF-D
1) Sơ đồ thiết kế
2) Sơ đồ lắp ráp
3) Phân tích kết quả thực hành

Giảng viên hướng dẫn

Hà nội, ngày tháng 5 năm 2021
Sinh viên thực hiện

3


Phần A. Khảo sát mạch logic tổ hợp

1.1.
Khảo sát IC cổng logic cơ bản
1.1.1.
Sơ đồ chân
1.1.1.1. IC 7400
Sơ đồ chân và hình dáng thực tế của IC 7400

Cổng logic

Bảng chân lý:

1.1.1.2. IC 7402
Sơ đồ chân và hình dáng thực tế của IC 7402

Cổng logic:

Bảng chân lý:

1.1.1.3. IC 7404
4


Sơ đồ chân và hình dáng thực tế của IC 7404

Cổng logic:

Bảng chân lý

1.1.1.4. IC 7408
Sơ đồ chân và hình dáng thực tế của IC 7408

Cổng logic:

Bảng chân lý

1.1.1.5. IC 7432
Sơ đồ chân và hình dáng thực tế của IC 7432

5


Cổng logic:

Bảng chân lý:

1.1.1.6. IC 7486
Sơ đồ chân và hình dáng thực tế của IC 7486

Cổng logic:

1.1.2.

Bảng chân lý:

Sơ đồ lắp ráp

1.1.2.1. IC 7400
Mô phỏng Proteus

6

Lắp mạch Fritzing
1.1.2.2. IC 7402
Mô phỏng Proteus

Lắp mạch Fritzing
1.1.2.3. IC 7404
Mô phỏng

Proteus

Lắp mạch Fritzing
1.1.2.4. IC 7408
Mô phỏng Proteus

Lắp mạch Fritzing
1.1.2.5. IC 7432
Mô phỏng Proteus

Lắp mạch Fritzing
7


1.1.2.6. IC 7486
Mô phỏng Proteus

Lắp mạch Fritzing

1.1.3.

IC

Chức năng

Hàm logic

7400

F0 = +

NAND

7402

F0 = A.

NOR

7404

F0 =

NOT

7408

F0 = A. B

AND

7432

F0 = A + B

OR

7486

F0 =A⊕B

XOR

Phân tích kết quả thực
hành
Ký hiệu logic

8


1.2.

Thiết kế, lắp ráp, khảo sát mạch cộng, trừ nhị phân một bit
1.2.1.

Sơ đồ thiết kế mạch

1.2.1.1.

Mạch cộng nhị phân 1 bit

1.2.1.2. Mạch trừ nhị phân 1 bit

1.2.2.

Sơ đồ lắp ráp mạch

1.2.2.1. Mạch cộng nhị phân 1 bit
9


1.2.2.2. Mạch trừ nhị phân 1 bit

1.2.3.

Phân tích

1.2.3.1. Mạch cộng nhị phân 1 bit

Bảng trạng thái
S = Cin. . + .B. + . .A + Cin.A.B
Cout = Cin.B + Cin.A + B. A

Ký hiệu

1.2.3.2.
Mạch trừ nhị phân 1 bit
10


Bảng trạng thái

S = Cin. . +. B. + . .A + Cin.B.A;
Cout = Cin. + B. + Cin.B;

Ký hiệu

1.3.

Thiết kế, lắp ráp, khảo sát mạch phân kênh (DEMUX 1-4),
mạch hợp kênh (MUX 4-1) sử dụng IC cổng logic cơ bản.
1.3.1.

Sơ đồ thiết kế mạch

1.3.1.1. Mạch phân kênh (DEMUX 1-4)
1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.2.

1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.2.
1.3.1.3. Mạch hợp kênh (MUX 4-1)
11


1.3.2.

Sơ đồ lắp ráp mạch

1.3.2.1. Mạch phân kênh (DEMUX 1-4)

1.3.2.2. Mạch hợp kênh
(MUX 4-1)

1.3.3.

Phân tích

1.3.3.1. Mạch phân kênh (DEMUX 1-4)

Bảng trạng thái
D1 = F..
D2 = F. .B
D3 = F.A.
D4 = F.A.B
Ký hiệu

1.3.3.2. Mạch hợp kênh (MUX 4-1)
12


Bảng trạng thái
b
0
0
1
1

a
0
1
0
1

1.4.

D
X
X
X
1

C
X
X
1
X

B
X
1
X
X

A
1
X
X
X

D1
1
1
1
1

D1=A.. + B.a. + C. .b + D.a.b
Ký hiệu

Thiết kế, lắp ráp, khảo sát mạch giải mã (DECODER 2-4), mã
hóa (ENCODER 4-2) sử dụng IC cổng logic cơ bản.
1.4.1.

Sơ đồ thiết kế

13

1.4.1.1. Mạch giải mã (DECODER 2-4)

1.4.1.2. Mạch mã hóa (ENCODER 4-2)

1.4.2.

Sơ đồ lắp ráp

1.4.2.1. Mạch giải mã (DECODER 2-4)

14


1.4.2.2. Mạch mã hóa (ENCODER 4-2)

1.4.3.

Phân tích kết quả thực hành

1.4.3.1. Mạch giải mã (DECODER 2-4)
15


Bảng trạng thái

D1 = G.;
D2 = G..B;
D3 = G A ;
D4 = G.A.B;

1.4.3.2. Mạch mã hóa (ENCODER 4-2)

Bảng trạng thái
A0 = C + D;
A1 = B + D;
V = A + B + C + D;
1.5.

Khảo sát IC giải mã 7
đoạn (cộng 2 bit hiển thị

kết quả trên LED 7 thanh)
1.5.1.

Sơ đồ thiết kế

1.5.1.1. IC 7447

Sơ đồ chân

Hình ảnh thực tế

1.5.1.2. LED 7 thanh (Anot chung)

Sơ đồ chân

Hình

ảnh thực tế

16


1.5.1.3. Khảo sát IC 7447
1.5.1.4. Mạc
h cộng
nhị
phân
2-bit
sử
dụng
IC
7447
hiển
thị led 7 thanh
1.5.2.

Sơ đồ lắp ráp

1.5.2.1. Khảo sát IC 7447

1.5.2.2. Mạch cộng nhị phân 2-bit sử dụng IC 7447 hiển thị led 7 thanh
17


LT
0
1
1
1

1
1
1
1
1
1

C in
0
0
1.5.3.
Phân tích kết 0
1.5.3.1. Khảo sát
0
A B C D LED
0
x x x x
8
0
0 0 0 0
0
0
0 0 0 1
8
0
0 0 1 0
4
0
0 1 0 0
2

0
1 0 0 0
1
0
1 1 0 0
3
0
1 0 1 0
5
0
1 0 0 1
9
0
0 1 1 0
6
0
Bảng trạng thái
0
1
1
1
1
1
1
1
1
1
1
1
1

1
1
1
1

A1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0

1
1
1
1
1
1
1
1

B1 A2
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0
0
0
0

0
1
1.5.3.2.
0
1
1
0
1
0
1
1
1
1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0

0
0
0
0
1
0
1
1
0
1
0
1
1
1
1

B2
0
1
0
1
0
1
0
1
0
1
0
1
0

1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

LED
0
4
4
1
1
5
5
2
1

5
5
2
2
6
6
3
4
1
1
5
5
2
2
6
5
2
2
6
6
3
3
7

quả thực hành
IC 7447
KL: A()
B()
C()
D()

Mạch cộng nhị
phân 2-bit sử
dụng IC 7447
hiển thị led 7
thanh
Sơ đồ khối mạch

18


Phần B. Khảo sát mạch logic tuần tự
2.1.

Khảo sát các phần tử nhớ cơ bản (SR-FF)
2.1.1.

Sơ đồ thiết kế

2.1.2.
2.1.2.
2.1.2.
2.1.2.
2.1.2.
2.1.2.
2.1.2.
2.1.2.

Sơ đồ lắp ráp

19


Phân tích kết quả thực hành
Bảng trạng thái
2.1.3.

S
0
0
0
0
1
1
1
1

R
0
0
1
1
0
0
1
1

D1
0
1

0
1
1
1
0
1
2.2.

D2
0
1
1
1
0
1
X
X

Ký hiệu

D2=S+.D1
Đồ hình trạng thái

Giản đồ thời gian

0X
0

X0
10

1

01

Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng
bộ với Kđ = 4 sử dụng FF-JK

Sơ đồ thiết kế
Kđ=4 ->4 trạng thái
=4->Có 2 phần tử nhớ JK-FF
Đồ hình trạng thái
2.2.1.

0001011011

Bảng chuyển đổi trạng thái và giá trị kích
20


S
S0
S1
S2
S3

tn
Q2Q1
00
01

10
11

tn+1
Q2Q1
01
10
11
00

JK-FF
J2K2 J1K1
0X
1X
1X
X1
X0
1X
X1
X1

J1=K1=1
J2=K2=Q1

Sơ đồ chân và hình dáng thực tế của IC 555 và IC 7473
+ Sơ đồ chân:
IC 555

IC 7473

+ Hình dáng thực tế

21


Sơ đồ logic
2.2.2.

Sơ đồ lắp ráp

Phân tích kết quả thực hành
Led hiển thị số theo chu kỳ từ 0 đến 3
2.2.3.

2.3.

Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng
bộ với Kđ = 4 sử dụng FF-D

Sơ đồ thiết kế
Kđ=4 ->4 trạng thái
=4->Có 2 phần tử nhớ JK-D
Đồ hình trạng thái
2.3.1.

22


0001011011

Bảng chuyển đổi trạng thái và giá trị kích
S
S0
S1
S2
S3

tn
Q2Q1
00
01
10
11

tn+1
Q2Q1
01
10
11
00

D-FF
D2
D1
0
1
1
0
1
1

0
0

D1=Q1⊕Q2
D2=. + Q2.=

Sơ đồ chân và hình dáng thực tế của IC 7474
Sơ đồ chân
Hình dáng thực tế

Sơ đồ logic

2.3.2.

Sơ đồ lắp ráp

23


Phân tích kết quả thực hành
Led hiển thị số theo chu kỳ từ 0 đến 3
2.3.3.

2.4.

Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng
bộ với Kđ = 8 sử dụng FF-JK

Sơ đồ thiết kế
Kđ=8-> Có 8 trạng thái

=8-> n=3-> Có 3 phần tử nhớ FF-JK
Đồ hình trạng thái
000001010011100101110111
2.4.1.

Bảng chuyển đổi trạng thái và giá trị kích
S
tn
tn+1
FF-JK
Q3Q2Q1 Q3Q2Q1 J3K3 J2K2 J1K1
S0
000
001
0X
0X
1X
S1
001
010
0X
1X
X1
S2
010
011
0X
X0
1X
S3

011
100
1X
X1
X1
S4
100
101
X0
0X
1X
S5
101
110
X0
1X
X1
S6
110
111
X0
X0
1X
S7
111
000
X1
X1
X1

J1=K1=1
J2=K2=Q1
J3=K3=Q1.Q2
Sơ đồ logic
24


2.4.2.

Sơ đồ lắp ráp

Phân tích kết quả
thực hành
Led hiển thị số theo chu kỳ từ 0
đến 7
2.4.3.

2.5.

Thiết kế, lắp ráp và khảo sát bộ đếm ngược, nhị phân, đồng
bộ với Kđ = 8 sử dụng FF-JK

Sơ đồ thiết kế
Kđ=8-> Có 8 trạng thái
=8-> n=3-> Có 3 phần tử nhớ FF-JK
Đồ hình trạng thái
000001010011100101110111
2.5.1.

S

S0
S1
S2
S3
S4
S5
S6
S7

tn
Q3Q2Q1
111
110
101
100
011
010
001
000

tn+1
Q3Q2Q1
110
101
100
011
010
001
000
111

J3K3
X0
X0
X0
X1
0X
0X
0X
1X

FF-JK
J2K2 J1K1
X0
X1
X1
1X
0X
X1
1X
1X
X0
X1
X1
1X
0X
X1
1X
1X

Bảng chuyển đổi trạng thái và
giá trị kích
J1=K1=1
J2=K2=
J3=K3=.
25