xu ly tin hieu so fpga hoang trang dsp fpga bt on ktghk ay1516 s1 cuuduongthancong com

ĐHBK Tp HCM–Khoa ĐĐT–BMĐT
MH: Xử lý tín hiệu số với FPGA – AY1516-S1
GVPT: Hồ Trung Mỹ
Bài tập ôn kiểm tra giũa học kỳ
1. Xét mạch lọc sau:

c)
d)

.c
om

a)
b)

Hình 1
Tìm biểu thức của y(n). Từ đó suy ra hàm truyền của mạch lọc này.
Vẽ DFG của mạch lọc. Giả sử thời gian tính tốn của bộ cộng là TA=1 u.t. và bộ nhân là
TM=2u.t.
Hãy tìm đường tới hạn Tcritical và giới hạn lặp T cho DFG ở b).
Tính lại T dùng giải thuật LPM.

du
on

g

th

an

co

ng

2. Xét mạch lọc sau:

 

cu

u

Hình 2
a) Vẽ DFG của mạch lọc. Giả sử thời gian tính tốn của bộ cộng là TA=1 u.t. và bộ nhân là
TM=2u.t.
b) Hãy tìm đường tới hạn Tcritical và giới hạn lặp T cho DFG ở b).
c) Tính lại T dùng giải thuật LPM.
3. Xét bộ lọc số IIR sau:

Hình 3
Trong bộ lọc trên: a1, a2, b0, b1, và b2 là các hệ số bộ lọc; A1—A4, M1—M5 là nhãn của các bộ cộng
(Adder) và các bộ nhân (Multiplier).
DSP_FPGA–BT ôn KTGHK–AY1516‐S1 – trang 1/4 
CuuDuongThanCong.com

/>

a) Hãy vẽ DFG của sơ đồ khối này. Đánh nhãn các nút bằng A1, M1, …
b) Hãy vẽ (các) đường tới hạn trên DFG và tính Tcritical theo TA (thời gian tính tốn của bộ cộng)
và TM.(thời gian tính toán của bộ nhân).

c) Giả sử TA = 1 u.t. và TM = 2 u.t., hãy tìm chu kỳ mẫu tối thiểu và giới hạn lặp T.
d) Tái định thì DFG để cho chu kỳ mẫu = T trong khi vẫn giữ số thanh ghi nhỏ nhất có thể được.

.c
om

4. Xét hình sau, giả sử TA = 1 u.t. và TM = 2 u.t.

Hình 4

co

ng

a) Hãy tìm giới hạn lặp T.
b) Hãy vẽ (các) đường tới hạn lên hình trên và tính trị số tương ứng Tcritical. Tính chu kỳ xung nhịp
(clock period) TCLK.
c) Hãy tái định thì DFG này để TCLK = T.

cu

u

du
on

g

th

an

5. Xét DFG sau, giả sử thời gian tính tốn (u.t.) được ghi kế bên mỗi nút:

Hình 5

a) Hãy tìm đường tới hạn Tcritical và giới hạn lặp T của hệ này.
b) Hãy tái định thì DFG này để DFG mới có đường tới hạn Tcritical = 10 u.t.
6. Cho trước các DFG sau:

(a)

(b)
Hình 6
a) Giả sử hình 6.(a) có TA = 1 u.t. và TM = 2 u.t., hãy tìm Tcritical của DFG này và tái định thì để có
Tcritical tốt nhất có thể được.
DSP_FPGA–BT ơn KTGHK–AY1516‐S1 – trang 2/4 
CuuDuongThanCong.com

/>

b) Giả sử hình 6.(b) có thời gian tính tốn tại mỗi nút là 1 u.t., hãy tìm Tcritical của DFG này và tái
định thì để cho mỗi nhánh giữa 2 nút có ít nhất 1D.
 

Hình 7
a) Hãy vẽ lại DFG trên mà khơng có các ngõ vào và ra.
b) Hãy tìm đường tới hạn Tcritical và giới hạn lặp T.
c) Hãy tái định thì để giảm số thanh ghi.

.c
om

7. Xét thiết kế sau, giả sử TA = 20 ns và TM = 40 ns.

du
on

g

th

an

co

ng

8. Xét bộ lọc số sóng ở hình sau có TA = 8 ns và TM = 20 ns.

Hình 8

cu

u

a) Tính giới hạn lặp T.
b) Vẽ và tính đường tới hạn Tcritical.
c) Tạo đường ống và/hoặc tái định thì để Tcritical = T.
9. Với DFG trong hình 9, thời gian tính tốn của nút được cho trong dấu ngoặc. Tính giới hạn lặp của

DFG này bằng quan sát và bằng giải thuật LPM. Ta đánh thứ tự cá delay từ trái qua phải.

Hình 9
DSP_FPGA–BT ơn KTGHK–AY1516‐S1 – trang 3/4 
CuuDuongThanCong.com

/>

cu

u

du
on

g

th

an

co

ng

.c
om

10. Một bộ lọc FIR có cài đặt dạng trực tiếp sau:
y(n) = ax(n) + bx(n − 2) + cx(n − 3)

Giả sử thời gian tính tốn cho phép cộng-nhân là T.
a) Tạo đường ống cho bộ lọc này để chu kỳ xung nhịp xấp xỉ là T.
b) Thực hiện song song với kích thước khối là 3. Tạo đường ống cho bộ lọc này để chu kỳ
xung nhịp là T. Tốc độ mẫu của hệ này là bao nhiêu?
c) Tạo đường ống cho bộ lọc có được từ b) sao cho chu kỳ xung nhịp là T/2. Tốc độ mẫu bây
giờ là bao nhiêu?

DSP_FPGA–BT ôn KTGHK–AY1516‐S1 – trang 4/4 
CuuDuongThanCong.com

/>