xu ly tin hieu so fpga hoang trang solution to dsp fpga hw 05 ay1112 s2 cuuduongthancong com

ĐHBK Tp HCM–Khoa ĐĐT–BMĐT
MH: Xử lý tín hiệu số với FPGA
GVPT: Hồ Trung Mỹ
Bài tập về nhà đợt 5 (20/04/2012)
(Ngày nộp bài: 27/04/2012)
1) ( 7đ) Xét bộ lọc FIR có 6 rẽ nhánh (6-tap FIR filter)

co

ng

.c
om

Sơ đồ khối của dạng chuyển vị được cho ở hình sau.

cu

u

du
o

ng

th

an

Bộ lọc này được cài đặt bằng cách dùng hệ số gấp (folding factor) là 3 với các tập cắt:
S0 ={MA5,MA4,MA3} và S1={MA2,MA1,MA0}

a) Thiết kế kiến trúc gấp (folded architecture).
b) Xây dựng thời khóa biểu tương ứng với kiến trúc gấp và kiểm chứng kiến trúc này sinh giá
trị mong muốn của bộ lọc trên 1 mẫu
Bài giải.
a) Thiết kế kiến trúc gấp (folded architecture):
DF(U→V) = N x w(e) – P + v – u
với N là hệ số gấp, w(e) số delay ban đầu trên cạnh e, P là tầng pipeline của đơn vị khởi đầu, v là
hệ số gấp của nút V, và u là hệ số gấp của nút U.
DF(MA5→MA4) = 2*1-0+1-0 = 3; DF(MA4→MA3) = 2*1-0+0-1 = 1;
DF(MA3→MA2) = 2*1-0+1-0 = 3; DF(MA2→MA1) = 2*1-0+0-1 = 1;
DF(MA1→MA0) = 2*1-0+1-0 = 3

CuuDuongThanCong.com

/>

b) Xây dựng thời khóa biểu tương ứng với kiến trúc gấp và kiểm chứng kiến trúc này sinh giá
trị mong muốn của bộ lọc trên 1 mẫu:

co

ng

.c
om

2) ( 3đ) Hãy cấp phát thanh ghi cho biểu đồ thời gian sống sau:

cu

u

du
o

ng

th

an

Bài giải.
Trước hết sắp thứ tự lại cho các biến bắt đầu sớm nhất và rồi kế tiếp sắp thứ tự cho các biến
có thời gian kết thúc sớm nhất. Ta có bảng sau:

Thực hiện cấp phát ta có kết quả sau:

CuuDuongThanCong.com

/>