Thiết kế mạch Analog Front End 1-kênh trên công nghệ CMOS 180nm

Hội nghị Quốc gia lần thứ 25 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2022)

Thiết kế mạch Analog Front End 1-kênh trên
công nghệ CMOS 180nm
Phạm Thế Hùng, Nguyễn Thanh Lộc, Nguyễn Thị Thanh Xuân, Thái Hồng Hải, Lê Đức Hùng(*)
Phịng thí nghiệm DESLAB, Khoa Điện tử - Viễn Thông,
Trường Đại học Khoa học Tự nhiên – Đại học Quốc gia TP.HCM
(*)
Email:
Abstract—Trong bài báo này, nhóm tác giả thực hiện thiết
kế mạch Analog Front End (AFE) một kênh để xử lý các
tín hiệu y sinh đầu vào. Mạch được thiết kế theo quy trình
thiết kế vi mạch tương tự dựa trên cơng nghệ 180nm.
Mạch có khả năng xử lý các tín hiệu y sinh đầu vào rất nhỏ
(10-100µV) và khuếch đại chúng lên một mức cụ thể để
nhằm mục đích quan sát và phân tích. Ưu điểm của nghiên
cứu là đề xuất mạch AFE có khả năng tái cấu hình, cụ thể
gồm mạch cấu hình trở kháng ngõ vào, mạch cấu hình hệ
số khuếch đại có khả năng thay đổi hệ số khuếch đại. Mạch
có khả năng chống nhiễu tốt, hoạt động ổn định và điều
chỉnh được nhiều mức độ lợi khác nhau. Mạch AFE đề
xuất được ứng dụng trong việc thu nhận, đo lường dữ liệu
y sinh, phân tích sức khỏe con người.

II.

CẤU TRÚC VÀ NGUYÊN LÝ HOẠT ĐỘNG

A. Mạch Internal Bias
Thuật ngữ “Biasing” chỉ việc cài đặt các điều kiện
hoạt động cơ bản cho mạch điện. Các điều kiện hoạt

động này bao gồm dòng điện và điện thế. Các linh kiện
trong một mạch cần dòng điện và điện thế ở một giá trị
ổn định để đảm bảo mạch điện có thể hoạt động tốt và
đúng chức năng. Giá trị dòng điện, điện thế lúc này
được gọi là giá trị bias.

Keywords- Analog Front End, Internal Bias, Ring
Oscillator, CCIA, PGA, CMOS 180nm.

I.

GIỚI THIỆU

Hình 1. Mạch Internal Bias.

Ngày nay, việc nghiên cứu và triển khai các chip
điện tử vào lĩnh vực y sinh đang nhận được sự quan tâm
rộng rãi, một phần là do sự phát triển của công nghệ điện
tử, một phần khác là do việc áp dụng các thiết bị điện tử
y sinh sẽ giúp việc thu thập dữ liệu y sinh, đo lường và
giám sát sức khỏe con người trở nên chính xác và hiệu
quả hơn. Mục tiêu của bài báo này là thiết kế ra một
mạch Analog Front End (AFE) một kênh có khả năng
thu nhận và xử lý các tín hiệu y sinh với mức điện áp,
dòng điện rất nhỏ từ nhiều loại cảm biến (điện tim, điện
não, điện cơ, v.v.) và những nguồn tín hiệu này sẽ được
khuếch đại lên để thuận tiện trong tiền xử lý các tín hiệu
y sinh ở dạng tương tự. Mạch AFE đề xuất sẽ đáp ứng
các tiêu chí nổi bật như sau: chống nhiễu tốt, hoạt động
ổn định và có khả năng tái cấu hình. Phương pháp nghiên

cứu trong bài báo là thực hiện phân tích thiết kế, vẽ sơ
đồ nguyên lý (schematic), tiến hành chạy mô phỏng
chức năng (simulation), thiết kế layout, mô phỏng sau
layout và đóng gói mạch.
Cấu trúc cịn lại của bài báo được tổ chức như sau:
trong phần II, chúng tôi mô tả về nguyên lý hoạt động
và cấu trúc của mạch. Trong phần III, chúng tơi trình bày
về quy trình thiết kế mạch. Phần IV cung cấp các kết quả
thiết kế và mô phỏng mạch. Cuối cùng chúng tôi kết luận
bài báo trong phần V.

Hình 1 trình bày sơ đồ khối của mạch Internal
Bias. Mạch Internal Bias trong thiết kế sẽ có chức năng
tạo ra hai mức điện thế ổn định cung cấp cho các mạch
nhỏ hơn bên trong. Lý do chính của việc cần có điện thế
bias vì mạch AFE sử dụng khá nhiều mạch khuếch đại
vốn hoạt động tốt với mức bias xác định. Giá trị bias mô
tả các đặc tính hoạt động ở trạng thái ổn định khi khơng
có tín hiệu nào được áp dụng. Trong mạch khuếch đại,
đặc tính hoạt động cần quan tâm là điện áp đầu ra của
Op-Amp. Nếu một mạch khuếch đại có mức điện thế
bias là 650mV, điều này có nghĩa là khi khơng có tín
hiệu đến, điện áp đầu ra sẽ ở mức 650mV. Do đó, ngõ ra
bias ở đây là một giá trị DC.
B. Mạch Ring Oscillator
Mạch Ring Oscillator hay còn gọi là bộ dao động
vịng có chức năng tạo ra tín hiệu điện tuần hồn dạng
xung clock, tín hiệu được tạo ra sẽ có dạng sóng vng.
Trong thiết kế đơn giản, một mạch ring oscillator chỉ cần
dùng các cổng đảo (inverter) nối tiếp, số lượng cổng đảo

phải là một số lẻ.

Hình 2. Mạch Ring Oscillator bằng cổng đảo.

ISBN 978-604-80-7468-5

7


Hội nghị Quốc gia lần thứ 25 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2022)

Nhưng với yêu cầu có thể điều chỉnh tần số qua 3bit B2 B1 B0 nên mạch ring oscillator sẽ phức tạp hơn.
Trong thiết kế ở Hình 2, mạch Ring Oscillator sẽ gồm
ba khối tạo độ trễ (delay_cell) nối tiếp với nhau và đi
qua một mạch đảo (inverter), sau đó tín hiệu này được
hồi tiếp về khối delay_cell. Khối delay_cell sẽ gồm hai
inverter ở đầu và ở cuối như chức năng của một mạch
đệm (buffer) tạo ra độ trễ nhất định. Bên cạnh đó, giữa
hai inverter đó là các linh kiện NMOS được điều khiển
bởi 3-bit B2 B1 B0. Khi bật càng nhiều bit thì độ trễ
càng lớn. Ngồi ra, mạch cịn chứa hai khối Flip-Flop
D (FFD) để chia tần số xuống 4 lần. Mạch chia tần số
dùng FFD được trình bày ở Hình 3. Tín hiệu sau khi đi
qua hai mạch FFD sẽ đi qua hai mảng điện trở. Mảng
thứ nhất cho ra chân CKB, sau đó đi qua mảng thứ 2
cho ra chân CKA. Tín hiệu tại hai chân CKA và CKB
có cùng tần số nhưng ngược pha với nhau.

lần trở kháng nội của điện cực (khoảng 40 GΩ) để đảm
bảo tín hiệu đầu vào tốt [1].

Để đạt được giá trị trở kháng ngõ vào cao, một mạch
khuếch đại với hệ số khuếch đại bằng 1 sẽ được sử dụng
như một bộ đệm giữa các điện cực tại da đầu và khối
mạch CCIA. Từ đó giá trị trở kháng ngõ vào sẽ được
xem xét tại bộ đệm mà không phải tại khối CCIA.
Chúng ta không nối trực tiếp các điện cực vào khối
CCIA vì khối có sử dụng mạch chopper, khi chopper
điều biến tín hiệu lên tần số cao, sẽ làm dung kháng suy
giảm.
Zc = × × (2)
Khơng chỉ có trở kháng từ điện trở nội bên trong các
điện cực, mà cịn có trở kháng từ mơ não Rencap. Khi
điện cực được cấy vào não, mô xung quanh điện cực tạo
thành một lớp bao bọc, và điện trở của lớp này (Rencap)
thay đổi theo thời gian. Điện trở ở lớp này có giá trị
khác nhau đối với các điện cực khác nhau. Sự khác nhau
này làm cho nhiễu ở chế độ chung càng tệ hơn, theo
cơng thức:
(3)
=V ×
+
V,
,
là nhiễu tổng hợp, Vc là nhiễu chế độ
Với V ,
,
chung trong não người, Z là trở kháng ngõ vào của
mạch AFE, ΔZ là chênh lệch trở kháng ngõ vào do các
lớp trong mô não như đã trình bày ở trên. Dưới đây là
hình ảnh Rencap trong mơ não:

Hình 3. Mạch chia tần số từ Flip-Flop D.

C. Mạch Cấu Hình Trở Kháng Ngõ Vào
Mạch AFE cho tín hiệu EEG sẽ giao tiếp trực tiếp
với các điện cực đặt tại da đầu của người. Các điện cực
này có giá trị trở kháng nội khá cao (khoảng 400 M),
điều này dễ gây ra sự sụt giảm tín hiệu ngõ vào.

Hình 5. Trở kháng trong mơ não.

Cụ thể hơn, ta sẽ thấy sự chênh lệch trở kháng từ
Rencap trong mô não, trong khoảng tần số 100 đến 700
Hz, sự chênh lệch trở kháng tăng dần và đạt giá trị tối
đa là 3.4% [1].

Hình 4. Trở kháng ngõ vào và điện cực tại da đầu.

Hình 6. Chênh lệch trở kháng trong mơ não.

Như hình trên, ta có cơng thức:
×
Vin =
(1)
Từ đó, nếu giá trị Zin, tức trở kháng ngõ vào càng
lớn thì giá trị Vin càng gần giá trị nguồn, không bị sụt
giảm điện áp nhiều. Nếu trở kháng đầu vào thấp thì giá
trị điện áp đầu vào sẽ thấp, dẫn đến sau khi khuếch đại
sẽ không đạt được giá trị mong muốn. Giá trị trở kháng
nội của điện cực đo tại não bộ của người vào khoảng

400 MΩ, giá trị trở kháng ngõ vào cần phải đạt gấp 100

Chính vì những ngun nhân trên, trở kháng ngõ
vào cần được nâng cao để mạch AFE đảm bảo có thể
hoạt động tốt. Mạch buffer được dùng để nâng cao trở
kháng là một mạch khuếch đại có hệ số khuếch đại bằng
1, ngõ ra của mạch được hồi tiếp trở lại cực âm của bộ
khuếch đại.

Hình 7. Mạch buffer thiết kế từ bộ khuếch đại.

ISBN 978-604-80-7468-5

8


Hội nghị Quốc gia lần thứ 25 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2022)

Mạch buffer được sử dụng vì tính chất của mạch này
là trở kháng ngõ vào rất lớn, trở kháng ngõ ra rất nhỏ.
Tuy nhiên, có một yếu tố ảnh hưởng đến mạch AFE là
nhiễu flicker (Flicker noise). Đối với chất bán dẫn,
flicker noise xảy ra ở cổng oxide và lớp chất nền. Khi
các dịng mang điện đi qua có thể bị giữ lại trong trạng
thái năng lượng ở lớp này và giải phóng ngẫu nhiên tạo
ra flicker noise. Nhiễu flicker này có thể gây ra ở mạch
buffer và do mạch buffer được đặt trước khối CCIA nên
khơng thể sử dụng tính chất của mạch CCIA bên dưới
để loại bỏ flicker noise. Vì thế giải pháp đưa ra là tối ưu
các thông số độ rộng và chiều dài (W/L) của transistor

NMOS/PMOS trong mạch buffer từ đó hạn chế flicker
noise đến mức thấp nhất. Ngồi ra, một tụ hồi tiếp cũng
được dùng để góp phần tăng trở kháng ngõ vào. Tụ
được đặt tại ngõ ra của mạch CCIA và hồi tiếp về điểm
liên kết giữa ngõ ra buffer và ngõ vào mạch CCIA.

(resistive feedback IA) chỉ dùng một Op-Amp nhưng
điện trở đầu vào và điện trở hồi tiếp vẫn tạo ra nhiều
nhiễu. Khi mạch đòi hỏi trở kháng đầu vào lớn thì điện
trở sẽ có giá trị lớn, đồng nghĩa tạo ra một giá trị nhiễu
lớn. Để hạn chế nhiễu, mạch khuếch đại đo được ghép
thêm vào những tụ (một tụ đầu vào và một tụ feedback),
vì thế gọi là Capacitively Coupled. Mạch CCIA được
biểu diễn trong Hình 9.

Hình 9. Câu trúc mạch CCIA.

a) Khối Op-Amp: thiết kế sử dụng bộ FDA (Fully
Differential Amplifier) như trong Hình 10. Differential
Amplifier (DA) là bộ khuếch đại vi sai thực hiện khuếch
đại tín hiệu điện theo sự khác biệt giữa hai điện áp ngõ
vào, và ngăn chặn bất kỳ điện áp chung nào tồn tại ở cả
hai ngõ đó. Sự khác biệt giữa mạch Differential
Dmplifier và Fully Differential Amplifier là FDA có
đầu vào và đầu ra vi sai, trong khi DA chỉ có đầu vào vi
sai và đầu ra là đơn. Với mọi điện thế ngõ vào, mạch
FDA cho ra một độ lợi vòng hở là rất lớn, băng thông
rộng, trở kháng ngõ vào rất lớn, trở kháng ngõ ra rất nhỏ
và nhiễu rất ít.
Tín hiệu Vout ở ngõ ra sẽ là: Vout = A×(VIP – VIN) (5)

Điện thế chế độ chung: VOCM =
(6)
Với:
- A là hệ số khuếch đại của mạch FDA.
- VIP, VIN lần lượt là 2 ngõ vào của mạch FDA.
- VOP, VON lần lượt là 2 ngõ ra của mạch FDA.
Với mạch Common Feedback (CMFB) cho khối
FDA, cần sử dụng mạch CMFB vì mạch FDA cần hồi
tiếp điện áp tín hiệu chung trở về để hủy thành phần tín
hiệu chế độ chung đầu ra và đảm bảo đầu ra DC ở mức
mong muốn.

Hình 8. Tụ hồi tiếp tăng trở kháng ngõ vào.

Sử dụng thêm tụ hồi tiếp CIBL (Capacitive
Impedance Boosting Loop) vì dựa theo cơng thức bên
dưới khi có thêm tụ CIBL thì trở kháng ngõ vào sẽ tăng.
i = iin − i
i = s × C × Voutp − Vinp
(4)
outp
outn
outp
outh
=
zin =
×
×
in

outp

inp

Với các thơng số bên trên là:
 ibuf: là dòng điện ngõ ra của buffer
 iin: dòng điện ngõ vào CCIA
 ifb: dòng điện được hồi tiếp qua tụ CIBL
 CIBL: giá trị tụ hồi tiếp
 Zin: trở kháng ngõ vào
D. Mạch Khuếch Đại Với Khả Năng Cấu Hình Hệ Số
Khuếch Đại
Mạch khuếch đại với khả năng cấu hình hệ số
khuếch đại có 2 khối chính cần quan tâm: CCIA
(Capacitively- Coupled Instrumentation Amplifier) và
PGA (Programmable Gain Amplifier) [5].
1)
Mạch CCIA: Khuếch đại tín hiệu đóng vài trị
quan trọng khi xử lý các tín hiệu rất nhỏ như EEG. Vì
thế một mạch khuếch đại đo là lựa chọn hợp lý. Tuy
nhiên các mạch khuếch đại đo cơ bản có nhiều khuyết
điểm. Thứ nhất, mạch khuếch đại đo cơ bản dùng 3 OpAmp tạo ra nhiều nhiễu và tốn nhiều công suất hơn. Thứ
hai, mạch khuếch đại đo dòng hồi tiếp (current –
feedback IA) cũng gây nhiễu và tiêu tốn nhiều năng
lượng. Thứ ba, mạch khuếch đại đo dùng trở hồi tiếp

ISBN 978-604-80-7468-5

Hình 10. Mạch Fully Differential Amplifier.

b) Mạch Chopper: Một yếu tố quan trọng cần đề
cập đối với thiết kế là nhiễu flicker (đã đề cập ở phần
trên). Để xử lý nhiễu flicker cần dùng một mạch ổn định
chopper hoặc gọi tắt là chopper. Mạch chopper có chức
năng chính là điều biến mức tần số rất nhỏ của tín hiệu

9


Hội nghị Quốc gia lần thứ 25 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2022)

não lên cao hơn, sau đó qua mạch khuếch đại CCIA để
khuếch đại biên độ tín hiệu có tần số cao này, tín hiệu
ngõ ra sẽ được giải điều biến về mức tần số ban đầu.
Dựa vào nguyên lý này, khi tín hiệu được điều biến lên
mức tần số cao, các nhiễu flicker khơng thể ảnh hưởng
tới tín hiệu EEG, khi trở về mức tần số ban đầu, biên độ
của EEG đã được khuếch đại đáng kể nên nhiễu flicker
không bị ảnh hưởng nhiều. Hình 11 biểu diễn ảnh
hưởng của nhiễu flicker theo các giá trị tần số từ thấp
lên cao.

tụ tổng thể khác nhau của mạch từ đó thay đổi độ lợi
tổng thể của mạch.
Cấu trúc mạch PGA được trình bày trong Hình 13.

Hình 13. Cấu trúc mạch PGA.

E. Mạch AFE một Kênh:
Mạch AFE một kênh dùng mạch khuếch đại với khả

năng cấu hình hệ số khuếch đại PGA bên trên kết hợp
với mạch cấu hình trở kháng ngõ vào và được biểu diễn
trong Hình 14. Các điện cực đo từ da đầu sẽ truyền tín
hiệu tới các bộ đệm. Bộ đệm sẽ dẫn tín hiệu đi vào ngõ
vào của mạch CCIA và đảm bảo tín hiệu khơng bị suy
giảm nhiều thơng qua tính chất trở kháng rất lớn của nó.
Tín hiệu từ ngõ ra mạch CCIA sẽ đi vào ngõ vào mạch
PGA để khuếch đại lên biên độ lớn hơn, đảm bảo có thể
quan sát được.
Tại ngõ ra của CCIA này, có một cặp tụ CIBL hồi tiếp
về ngõ ra của bộ đệm nhằm tăng thêm một phần trở
kháng ngõ vào để hạn chế ảnh hưởng của các nhiễu gây
ra do các mơ não. Tín hiệu của mạch AFE một kênh
cuối cùng sẽ được đo tại ngõ ra mạch PGA.

Hình 11. Ảnh hưởng của nhiễu flicker theo tần số.

c) Khối DSL (DC Servo Loop): Một vấn đề khác
của mạch AFE là điện thế offset tại các liên kết điện
cực-mô não, khi đi vào CCIA thì có thể khuếch đại ở
ngõ ra [3]. Một khối DC servo loop sẽ giải quyết vấn đề
đó. Thiết kế của DSL tương tự một mạch tích phân với
các khối điện trở và tụ ghép với một khối khuếch đại.
Tín hiệu output của CCIA sẽ đi qua khối DSL và hồi
tiếp ngược trở lại ngõ vào của mạch CCIA để triệt tiêu
offset như Hình 12.

Hình 14. Cấu trúc mạch AFE một kênh.

III.

Hình 12. Cấu trúc mạch DSL.

A. Quy Trình Thiết Kế
Quy trình thiết kế được thự hiện theo quy trình thiết
kế vi mạch tương tự như trong Hình 15. Mạch được
phân tích, thiết kế, vẽ schematic, mơ phỏng trước
layout, vẽ layout, mô phỏng sau layout, kiểm tra DRC,
LVS trước khi tape-out.
Toàn bộ thiết kế được thực hiện trên cơng nghệ
CMOS 180nm.

2) Mạch PGA: mạch PGA có chức năng tái cấu
hình độ lợi tổng thể cho tồn bộ mạch [4]. Độ lợi được
điều chỉnh thông qua hai công tắc (switch 1, switch 2),
có bốn giá trị độ lợi ứng với 2-bit của 2 công tắc: 00,
01, 10, 11.
Các cơng tắc có liên kết với các tụ, từ đó khi điều
khiển các bộ giá trị của hai công tắc sẽ tạo ra các giá trị

ISBN 978-604-80-7468-5

THIẾT KẾ MẠCH ANALOG FRONT END

10


Hội nghị Quốc gia lần thứ 25 về Điện tử, Truyền thơng và Cơng nghệ Thơng tin (REV-ECIT2022)

Dạng sóng được đo dựa trên mơ phỏng DC ở Hình
18 như sau:

Hình 18. Kết quả mô phỏng DC mạch Internal Bias.

Trong thiết kế layout mạch Internal Bias, các điện
trở phải được kết nối nối tiếp để đạt được giá trị trở
kháng mong muốn. Lớp kim loại sử dụng để đi dây cho
nguồn phải lớn để đảm bảo mạch hoạt động ổn định.
Layout của mạch Internal Bias được biểu diễn trong
Hình 19.

Hình 15. Quy trình thiết kế vi mạch tương tự.

B. Sơ Đồ Khối Mạch AFE một kênh
Sơ đồ mạch AFE một kênh tổng quát trong Hình 16
gồm các khối như: mạch AFE một kênh, mạch Internal
Bias, Mạch Ring Oscillator.

Hình 19. Layout của mạch Internal Bias.

D. Mạch Ring Oscillator
Hình 16. Sơ đồ mạch AFE 1 kênh tổng quát.

C. Mạch Internal Bias
Sơ đồ mạch Internal Bias được trình bày trong Hình
17. Với nguồn cung cấp VDD = 1V và GND = 0V,
mạch tạo ra mức điện thế bias = 658mV và biasn =
286mV.
Hình 20: Schematic mạch Delay Cell.

Hình 21. Schematic của mạch Flip-Flop D.

Schematic chi tiết của mạch Ring Oscillator được
trình bày trong Hình 22, bao gồm các khối mạch nhỏ

Hình 17. Schematic mạch Internal Bias.

ISBN 978-604-80-7468-5

11


Hội nghị Quốc gia lần thứ 25 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2022)

bên trong như khối Delay Cell, Flip-Flop D hay khối
mạch đảo như Hình 20 và 21 bên trên.

mạch PGA. Đo giá trị tại chân này, ta có độ lợi tổng thể
của mạch AFE một kênh.

Hình 22. Cấu trúc của mạch Ring Oscillator.
Hình 25. Schematic mạch AFE một kênh tổng quát.

Kết quả mô phỏng mạch AFE một kênh tổng quát
được đánh giá và thực hiện với mô phỏng transient và
mô phỏng AC.
 Mô phỏng transient: Theo Hình 26, tín hiệu ngõ
vào INP và INN có cùng biên độ Vp = 50µV,
cùng tần số 1 KHz, và ngược pha nhau. Từ dạng
sóng ngõ vào đó, dạng sóng ngõ ra có dạng như
Hình 26. Các bit SW2, SW1 nhìn từ trên xuống

theo thứ tự là 00, 01, 10, 11. Với mỗi cặp bit sẽ
cho ra một dạng sóng ngõ ra có biên độ khác
nhau.

Hình 23. Mơ phỏng transient của mạch Ring Oscillator.

Các bit B2 B1 B0 từ trên xuống dưới theo thứ tự là
000, 001, 010, 011, 100, 101, 111. Dạng sóng khảo sát
ở Hình 23 được đo tại chân CKA. Với chân CKB, cũng
đạt được các tần số sóng như trên. Sau khi mơ phỏng,
layout của mạch Ring Osciilator được thực hiện và biểu
diễn trong Hình 24.
Hình 26. Mơ phỏng transient dạng sóng ngõ ra của mạch
AFE 1 kênh.

 Mơ phỏng AC: Với dạng sóng ngõ vào từ INP và
INN, hệ số khuếch đại ở chế độ AC theo giai đo
decibel của ngõ ra là gần 24.17 dB đến 38.1dB.
Ngõ ra được khảo sát tại chân ngõ ra của mạch
AFE một kênh. Trong Hình 27, tần số cắt thấp
của mạch là 2.3Hz, trong khi đó tần số cắt cao
của mạch là 1.8KHz.

Hình 24. Layout mạch Ring Oscillator.

E. Mạch AFE một kênh
Mạch AFE một kênh gồm khối CCIA và PGA. Thiết
kế schematic của mạch AFE một kênh tổng qt được
trình bày trong Hình 25. Tín hiệu ngõ vào INN và INP
sẽ được khuếch đại qua mạch CCIA, sau đó độ lợi hiện

tại được khuếch đại thêm qua mạch PGA để đạt được
độ lợi cuối cùng. Để điều khiển được giá trị hệ số
khuếch đại thêm ở mạch PGA, nhóm sử dụng hai chân
SW1 và SW2 như hai cơng tắc, nên có tổng cộng tổ hợp
bốn giá trị độ lợi có thể tạo ra ở mạch PGA từ hai chân
SW1 và SW2 này. Ngõ ra của mạch là chân ngõ ra của

ISBN 978-604-80-7468-5

Hình 27. Mơ phỏng AC mạch AFE 1-kênh.

12


Hội nghị Quốc gia lần thứ 25 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2022)

một kênh tổng quát được trình bày trong Bảng 2. Một
số điểm nổi bật của mạch có thể được nhắc đến như:
chống nhiễu tốt, xử lý được tín hiệu EEG tần số thấp,
hoạt động ổn định do giá trị PhaseMargin cao và có thể
điều chỉnh được bốn mức độ lợi khác nhau dựa vào hai
switch điều khiển.
Bảng 2. Kết quả thực hiện mạch AFE một kênh.

Công nghệ
Nguồn cấp
Hệ số khuếch đại
Tần số hoạt động
CMRR
Cơng suất

Diện tích
V.

LỜI CÁM ƠN

Mạch gồm CCIA và PGA cùng các tụ decap để đảm
bảo mạch hoạt động ổn định. Thiết kế được layout theo
trình bày trong Hình 28.

Nghiên cứu được tài trợ bởi Trường Đại học Khoa
học Tự nhiên, ĐHQG-HCM trong khuôn khổ Đề tài mã
số U2022-34.

KẾT QUẢ

TÀI LIỆU THAM KHẢO

Mạch AFE một kênh đã được thực hiện trên công
nghệ CMOS 180nm. Kết quả đánh giá cho các mạch
AFE một kênh được trình bày qua các số liệu dưới đây.

[1]

Bảng 1. Dải hoạt động và hệ số KĐ của mạch.

Bit

Dải hoạt động

00

01
10
11

0.5Hz  1.99KHz
0.65Hz  1.98KHz
1.2Hz  1.95KHz
2.3Hz  1.8KHz

Hệ số khuếch
đại
24.17 dB
28.18 dB
33.36 dB
38.10 dB

[2]

[3]

Dựa vào Bảng 1 chúng ta có thể thấy được ứng với
mỗi cặp bit điều khiển thì sẽ có dải tần hoạt động và hệ
số khuếch đại là khác nhau. Chúng sẽ tăng dần nếu giá
trị của cặp bit tăng dần. Kết quả toàn bộ của mạch AFE

ISBN 978-604-80-7468-5

KẾT LUẬN

Nhóm tác giả đã thực hiện việc nghiên cứu và thiết

kế mạch AFE một kênh thơng qua quy trình thiết kế vi
mạch tương tự trên công nghệ CMOS 180nm. Việc thiết
kế những khối mạch thực hiện các chức năng riêng biệt
và ghép chúng lại với nhau để tạo ra khối mạch tổng
quát đã giúp chúng tơi có một cái nhìn chi tiết nhất về
hướng thiết kế vi mạch nói chung; thiết kế vi mạch
tương tự nói riêng. Các kết quả trong phần IV đã cho
thấy mạch AFE 1 kênh đạt được các tiêu trí ban đầu mà
nhóm tác giả đã đề xuất về khả năng chống nhiễu tốt,
hoạt động ổn định và có thể tái cấu hình. Dựa vào thiết
kế mạch AFE 1 kênh này, các nhà thiết kế có thể phát
triển mạch này lên thành các mạch tích hợp nhiều kênh
hơn, có thể thu được tín hiệu từ nhiều loại cảm biến y
sinh khác và kết hợp với nhiều mạch xử lý khác như
ADC, MCU. Qua đó có thể ứng dụng những mạch này
vào việc quan sát, phân tích và chẩn đốn ra các căn
bệnh khác nhau trên cơ thể con người.

Hình 28. Layout của mạch AFE 1 kênh.

IV.

180nm
1V
24.17dB  38.10 dB
2.3Hz  1.8KHz
43.37dB tại 4Hz
35.1µW
300x987µm2

[4]

[5]

13

Hai Au Huynh, Margherita Ronchini, Amin Rashidi,
Mohammad Tohidi, Hooman Farkhani and Farshad Moradi, "A
Low-Noise High Input Impedance Analog Front-End Design
for Neural Recording Implant," 2019 26th IEEE International
Conference on Electronics, Circuits and Systems (ICECS),
2019, pp.887-890,doi:10.1109/ ICECS46596. 2019.8964899.
Hao Zheng, Rui Ma, Maliang Liu and Zhangming Zhu, "A
Linear-Array Receiver Analog Front-End Circuit for Rotating
Scanner LiDAR Application," in IEEE Sensors Journal, vol. 19,
no. 13, pp. 5053-5061, 1 July1, 2019, doi: 10. 1109/ JSEN.
2019. 2905267.
Q. Fan, K. A. A. Makinwa and J. H. Huijsing, “Capacitively
Coupled Chopper Amplifiers,” Springer, 2017.
C. G. Lyden, R. S. Maurino, and D. J. McCartney,
“Programmable gain amplifier with amplifier common mode
sampling system,” U.S. Patent 8791 754 B2, Jul.29, 2014.
J. H. Huijsing, “Operational Amplifiers Theory and Design, 2nd
Edition” Springer, 2011.