Thiết kế bộ nhớ SRAM trên Cadence Virtuoso

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP. HỒ CHÍ MINH
KHOA ĐIỆN ĐIỆN TỬ

ĐỒ ÁN MÔN HỌC 2

THIẾT KẾ VÀ PHÂN TÍCH HOẠT
ĐỘNG CỦA BỘ NHỚ SRAM 8 BIT
NGÀNH CƠNG NGHỆ KỸ THUẬT MÁY TÍNH

Sinh viên:

Đinh Trường Luân
MSSV: 19119192

TP. HỒ CHÍ MINH – 12/2022


TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP. HỒ CHÍ MINH
KHOA ĐIỆN ĐIỆN TỬ

ĐỒ ÁN MÔN HỌC 2

THIẾT KẾ VÀ PHÂN TÍCH HOẠT
ĐỘNG CỦA BỘ NHỚ SRAM 8 BIT
NGÀNH CƠNG NGHỆ KỸ THUẬT MÁY TÍNH

Sinh viên:

Đinh Trường Luân
MSSV: 19119192

Hướng dẫn: PGS.TS. Trương Ngọc Sơn

TP. HỒ CHÍ MINH – 12/2022


BẢNG NHẬN XÉT CỦA GIẢNG VIÊN HƯỚNG DẪN

Stt

Nội dung thực hiện

Nhận xét

Nhận xét tổng quát:
………………………………………………………………………………………
………………………………………………………………………………………
………………………………………………………………………………………

i


LỜI CẢM ƠN
Lời cám ơn đầu tiên em xin gửi đến các thầy cô khoa Điện- Điện tử đã cung cấp
và truyền đạt em các kiến thức nền tảng từ những mơn học khác để có thể vận dụng
trong thực tiễn lẫn trong đề tài này.
Và đặc biệt em cũng xin gửi lời cám ơn chân thành đến PGS.TS Trương Ngọc
Sơn đã tận tâm giảng dạy và truyền đạt những kiến thức, kinh nghiệm và đưa ra những
gợi ý cho em để có định hướng đúng và có đầy đủ kiến thức, khả năng hoàn tất hiệu
quả đề tài đồ án này.
Do thời gian và kiến thức còn hạn hẹp nên bài báo cáo khơng thể tránh khỏi

những thiếu sót. Kính mong sự góp ý của thầy sẽ chỉ dẫn thêm để em rút kinh nghiệm
và hoàn thành tốt hơn.
Em xin trân thành cảm ơn!

ii


MỤC LỤC
LỜI CẢM ƠN ............................................................................................................ ii
DANH MỤC HÌNH ẢNH ......................................................................................... 3
DANH MỤC BẢNG .................................................................................................. 5
CÁC TỪ VIẾT TẮT ................................................................................................. 6
CHƯƠNG 1................................................................................................................ 7
1. GIỚI THIỆU.................................................................................................... 7
2. MỤC TIÊU ĐỀ TÀI ........................................................................................ 7
3. GIỚI HẠN ĐỀ TÀI ......................................................................................... 8
4. PHƯƠNG PHÁP NGHIÊN CỨU .................................................................. 8
5. ĐỐI TƯỢNG VÀ PHẠM VI NGHIÊN CỨU ............................................... 8
6. BỐ CỤC QUYỂN BÁO CÁO ......................................................................... 8
CHƯƠNG 2................................................................................................................ 9
2.1

TỔNG QUAN VỀ TRANSISTOR, CÔNG NGHỆ CMOS VÀ SRAM ... 9

2.1.1

TRANSISTOR VÀ CÔNG NGHỆ CMOS ............................................................. 9

2.1.2

KHÁI NIỆM BỘ NHỚ CACHE, DRAM, SRAM ................................................ 11

2.1.3

CẤU TRÚC CỦA BỘ NHỚ VÀ Ô NHỚ SRAM.................................................. 12

2.1.4

VAI TRÒ CỦA SRAM TRONG HỆ THỐNG MÁY TÍNH ............................... 14

2.2 NGUYÊN LÝ HOẠT ĐỘNG CỦA SRAM .................................................. 14
CHƯƠNG 3.............................................................................................................. 16
3.1

TỔNG QUAN ............................................................................................. 16

3.2

MẠCH NẠP TRƯỚC ................................................................................ 17

3.2.1

Thiết kế mạch .......................................................................................................... 17

3.2.2

Mô phỏng và nhận xét............................................................................................. 17

3.3

MẠCH GIẢI MÃ ....................................................................................... 19

3.3.1

Thiết kế mạch .......................................................................................................... 19

3.3.2

Mô phỏng và nhận xét............................................................................................. 20

3.4
3.4.1

MẠCH GHI ................................................................................................ 22
Thiết kế mạch .......................................................................................................... 22
1


Mơ phỏng và nhận xét............................................................................................. 23

3.4.2

3.5

Ơ NHỚ SRAM 6T ...................................................................................... 24

3.5.1

Thiết kế mạch .......................................................................................................... 24

3.5.2

Mô phỏng và nhận xét............................................................................................. 25

MẠCH KHUẾCH ĐẠI VÀ ĐỌC ............................................................. 29

3.6
3.6.1

Thiết kế mạch .......................................................................................................... 29

3.6.2

Mô phỏng và nhận xét............................................................................................. 30

CHƯƠNG 4.............................................................................................................. 34
4.1 KẾT QUẢ THIẾT KẾ ................................................................................... 34
4.2 HOẠT ĐỘNG CỦA THIẾT KẾ ................................................................... 36
4.2.1 Tổng quan ....................................................................................................................... 36
4.2.2 Các yếu tố ảnh hưởng đến hoạt động của thiết kế ...................................................... 38

CHƯƠNG 5.............................................................................................................. 41
5.1 KẾT LUẬN ..................................................................................................... 41
5.2 HƯỚNG PHÁT TRIỂN ................................................................................. 41
TÀI LIỆU THAM KHẢO ...................................................................................... 42

2


DANH MỤC HÌNH ẢNH

Hình 2.1: Transistor đầu tiên năm 1947 (trái), Transistor FinFet trong các thiết kế
mạch hiện nay (phải)
Hình 2.2: Cấu tạo và ký hiệu transitor NMOS (trái) và PMOS (phải)
Hình 2.3: Cấu trúc của một tế bào nhớ SRAM 6T
Hình 2.4: Cấu tạo SRAM hồn chỉnh
Hình 2.5: Mơ hình giao tiếp bộ nhớ với CPU trong máy tính
Hình 2.6: Mơ hình mức cổng logic của SRAM 6T
Hình 3.1: Sơ đồ khối thiết kế SRAM
Hình 3.2: Sơ đồ mạch nạp trước
Hình 3.3: mạch mơ phỏng hoạt động của mạch nạp trước
Hình 3.4: dạng sóng hoạt động của mạch nạp trước
Hình 3.5: sơ đồ, bảng trạng thái và hàm ngõ ra bộ giải mã 2-4
Hình 3.6: Sơ đồ mạch giải mã 3-8
Hình 3.7: thiết lập mơ phỏng mạch giải mã 3-8
Hình 3.8: Dạng sóng hoạt động của mạch giải mã 3-8
Hình 3.9: Thời gian chuyển trạng thái ngõ ra mạch giải mã
Hình 3.10: sơ đồ mạch ghi dữ liệu cho SRAM
Hình 3.11: Sơ đồ mơ phỏng mạch ghi
Hình 3.12: dạng sóng hoạt động của mạch ghi
Hình 3.13: Sơ đồ mạch ô nhớ SRAM 6T
Hình 3.14: Thiết lập mạch mô phỏng cho ơ nhớ SRAM
Hình 3.15: dạng sóng hoạt động của ô nhớ SRAM
Hình 3.16: thời gian ghi dữ liệu
Hình 3.17: thời gian ghi dữ liệu

3


Hình 3.18: cơng suất tiêu thụ
Hình 3.19: sơ đồ mạch khuếch đại cảm nhận

Hình 3.20: thiết lập mạch mơ phỏng hoạt động của mạch khuếch đại
Hình 3.21: Dạng sóng mạch khuếch đại
Hình 3.22: thời gian đọc dữ liệu, ngõ ra lên mức cao
Hình 3.23: thời gian đọc dữ liệu, ngõ ra xuống mức thấp
Hình 3.24: cơng suất tiêu thụ của mạch khuếch đại
Hình 4.1: sơ đồ thiết kế SRAM 8 bit
Hình 4.2: mơ hình mơ phỏng SRAM 8 bit
Hình 4.3: kết quả mô phỏng hoạt động của thiết kế SRAM 8 bit
Hình 4.4: Thời gian đọc thơng thường
Hình 4.5: thời gian đọc kết hợp chuyển địa chỉ
Hình 4.6: Cơng suất tiêu thụ

4


DANH MỤC BẢNG
Bảng 4.1: ảnh hưởng của điều kiện hoạt động

5


CÁC TỪ VIẾT TẮT

CPU

Central Processing Unit

RAM

Random Access Memory

SRAM

Static Random Access Memory

DRAM

Dynamic Random Access Memory

CMOS

Complementary Metal-OxideSemiconductor

BJT

Bipolar junction transistor

FET

Field-effect transistor

NMOS

Metal-Oxide-Semiconductor Field
Effect Transistors type n

PMOS

Metal-Oxide-Semiconductor Field
Effect Transistors type p

GB

Giga Byte

MB

Mega Byte

6T

6 Transistor

VDD

Supply voltage for D gate in CMOS
transistor

W/L

Width/Length

BL

Bit Line

WL

Word Line

GND

Ground

TEMP

Temperature

6


CHƯƠNG 1
GIỚI THIỆU
1. GIỚI THIỆU
Trong cuộc sống hiện đại ngày nay, máy tính và điện thoại di động và những
thiết bị không thể thiếu. Trải qua gần một thế kỷ phát triển, từ khi chiếc máy tính đầu
tiên chiếm diện tích của cả một căn phịng cho tới hiện tại, một chiếc máy tính đã có
thể nằm gọn trong bàn tay chúng ta. Đó là thành quả của sự nghiên cứu không ngừng
nghỉ của các nhà khoa học nhằm giúp cuộc sống của con người trở lên tiện lợi hơn.
Tuy có ưu điểm nhỏ gọn, hiệu năng cao, tiêu thụ công suất ngày càng thấp. Nhưng
kiến trúc của những chiếc máy ấy về cơ bản không thay đổi nhiều. Phần lớn các máy
tính hiện nay hoạt động dựa trên kiến trúc Von Neumann hoặc Harvard. Nhưng dù là
cấu trúc nào đi nữa, phần cứng tạo nên những chiếc máy tính vẫn yêu cầu những thành
phần như CPU, bộ nhớ trong, bộ nhớ ngồi, giao diện kết nối,… Trong đó bộ nhớ
đóng vai trị đặc biệt quan trọng là lưu trữ dữ liệu người dung và dữ liệu thực thi lệnh.
Bộ nhớ trong máy tính có thể được chia làm 2 loại chính là bộ nhớ trong và bộ
nhớ ngồi. Trong đó, bộ nhớ trong bao gồm RAM và Cache. Cache là bộ nhớ được
tích hợp ngay bên trong CPU và cũng là thành phần nhớ có tốc độ cao nhất trong máy
tính. Cache thực chất được tạo thành từ các tế bào SRAM. Với mong muốn tìm hiểu
rõ hơn về cách các tế bào SRAM hoạt động, em đã chọn đề tài “Thiết kế và phân tích

hoạt động của bộ nhớ SRAM 8 bit”.
2. MỤC TIÊU ĐỀ TÀI
Đối với đề tài này, nhằm phân tích rõ hoạt động của bộ nhớ SRAM, em sẽ tập
trung vào các vấn đề sau:
-

Cơ sở lý thuyết về SRAM

-

Nguyên lý hoạt động của SRAM

7


-

Thiết kế SRAM 8 bit trên Cadence Virtuoso

-

Các yếu tố chính ảnh hưởng đến hoạt động của SRAM

3. GIỚI HẠN ĐỀ TÀI
Dung lượng của bộ nhớ SRAM hoàn chỉnh được mô phỏng là 8 bit. Thư viện
công nghệ CMOS được sử dụng là gpdk090, cho phép mô phỏng các transistor tiến
trình 100nm. Việc thiết kế cũng như kiểm thử được thực hiện hồn tồn dựa trên mơ
phỏng với phần mềm Cadence Virtuoso.
4. PHƯƠNG PHÁP NGHIÊN CỨU
Trong quá trình nghiên cứu, em đã sử dụng các phương pháp sau:

-

Phương pháp tham khảo tài liệu: bằng cách thu thập thông tin từ sách, tạp chí
về khoa học điện tử, tham khảo từ Internet và các đồ án của những khóa trước.

-

Phương pháp quan sát: khảo sát một số bãi xe thông minh hiện hành để đưa ra
phương án thiết kế sau này cách tốt nhất.

-

Phương pháp thực nghiệm: từ những ý tưởng và kiến thức đã có, kết hợp với
sự hướng dẫn của giảng viên, em đã chọn lọc được cách làm tối ưu nhất.
5. ĐỐI TƯỢNG VÀ PHẠM VI NGHIÊN CỨU
Đề tài tập trung nghiên cứu các thành phần của một bộ nhớ SRAM như mạch

nạp trước (Pre-charge), mạch ghi, mạch đọc, mạch giải mã 3-8 (Decoder 3-8), tế bào
nhớ SRAM (SRAM Cell).
6. BỐ CỤC QUYỂN BÁO CÁO
Quyển báo cáo đồ án bao gồm các chương sau đây:
Chương 1: Giới thiệu
Chương 2: Cơ sở lý thuyết
Chương 3: Thiết kế hệ thống
Chương 4: Kết quả
Chương 5: Kết luận và hướng phát triển

8

CHƯƠNG 2
CƠ SỞ LÝ THUYẾT

2.1 TỔNG QUAN VỀ TRANSISTOR, CÔNG NGHỆ CMOS VÀ SRAM
2.1.1 TRANSISTOR VÀ CÔNG NGHỆ CMOS
Nếu so sánh các máy tính từ những năm 1970 với các máy tính hiện đại ngày
nay, sự khác biệt lớn nhất và cũng dễ nhận ra nhất chính là kích thước của chúng. Các
máy tính ngày nay nhỏ hơn rất nhiều, thậm chí các vi máy tính có kích thước nhỏ hơn
cả đầu ngón tay. Để đạt được ưu điểm vượt trội đó, khơng thể khơng kể đến sự ra đời
và phát triển của cơng nghệ thiết kế mạch tích hợp, mà cốt lõi của công nghệ này lại
là sự phát triển trong cơng nghệ bóng bán dẫn hay transistor.
Được phát minh vào năm 1947 bởi John Bardeen, Walter Brattain, William
Shockley. Tên gọi Transistor là từ ghép trong tiếng Anh của "Transfer" và "resistor".
Trong các mạch điện tử, transistor được thiết kế với mục đích là tạo ra một cơng tắc
điện tử hoặc một thành phần khuếch đại.

Hình 2.1: Transistor đầu tiên năm 1947 (trái), Transistor FinFet trong các thiết kế
mạch hiện nay (phải)
Về cơ bản, transistor thường được chia làm 2 loại là BJT và FET. Sự khác biệt
cơ bản nằm ở chỗ các transistor BJT gồm 3 cực là B, C, E và được điều khiển bởi

9


dòng tại cực B. Các transistor BJT được chia làm 2 loại là NPN và PNP. Đối với các
transistor FET, chúng cũng bao gồm 3 cực là G, D và S. Tuy nhiên, các transistor loại
FET được điều khiển bởi điện áp Vds. Ngồi ra, hoạt động của nó cũng phụ thuộc vào
Vgs và Vth (điện áp ngưỡng). Các transistor FET bao gồm NMOS và PMOS.
Công nghệ CMOS (Complementary Metal-Oxide-Semiconductor) là cơng
nghệ chế tạo các mạch tích hợp. Trong cơng nghệ CMOS, người ta sử dụng các

transistor dạng FET. Một thiết kế transistor CMOS cơ bản được thể hiện trong hình
2.2 dưới đây.

Hình 2.2: Cấu tạo và ký hiệu transitor NMOS (trái) và PMOS (phải)
NMOS và PMOS là các thành phần cơ bản trong mạch CMOS, chúng được kết
nối với nhau theo quy luật để tạo thành các cổng logic, flipflop, công tắc,… Đối với
các thiết kế mạch như SRAM, CPU, các transistor sử dụng trong các thiết kế này được
tập trung cải tiến nhiều nhất, chủ yếu theo hai yếu tố là tốc độ cao hơn và năng lượng
tiêu thụ giảm đi. Một trong những thông số được người ta quan tâm nhiều nhất là
khoảng cách giữa 2 cực D và S, chúng còn được các nhà thiết kế gọi là tiến trình sản
xuất. Tiến trình càng nhỏ, tốc độ của mạch càng cao, kiểm sốt cơng suất tiêu thụ của
transistor cũng tốt hơn. Các vi mạch bán dẫn trên điện thoại di động hay máy tính
ngày nay đã đạt đến tiến trình 3nm, gần đạt tới mức giới hạn kích thước nguyên tử

10


Silic. Do đó, trong tương lai gần người ta sẽ phải tìm một phương pháp nào đó để thay
thế cho cơng nghệ CMOS, ví dụ như cơng nghệ vi mạch lượng tử.
2.1.2

KHÁI NIỆM BỘ NHỚ CACHE, DRAM, SRAM

Trong cấu trúc của một máy tính, bộ nhớ là một trong những thành phần khơng
thể thiếu. Trong đó, 2 loại bộ nhớ thường được quan tâm nhất là RAM và Cache. Cả
hai loại bộ nhớ này đều có chức năng lưu trữ dữ liệu, phục vụ trong quá trình xử lý
tác vụ của CPU. Tuy nhiên, giữa chúng cũng có những khác biệt nhất định.
RAM (Random Access Memory) là bộ nhớ truy xuất ngẫu nhiên, đóng vai trị
làm bộ nhớ chính trong kiến trúc máy tính. Bộ nhớ này giao tiếp với CPU thông qua
đường BUS dữ liệu. Dung lượng của RAM trong các máy tính hiện nay thường tính

bằng GB (Giga Byte), mức dung lượng phổ biến nhất thường trong khoảng 8 đến
16GB. Bộ nhớ RAM cũng được phân chia thành nhiều loại, phụ thuộc vào dung lượng,
tốc độ BUS, thế hệ RAM (DDR4, DDR5,…). Khi nhắc đến RAM, người ta thường
ngầm định đó là RAM động. Khái niệm RAM động nhằm chỉ những bộ nhớ ram được
xây dựng dựa trên các tế bào DRAM (Dynamic Random Access Memory). Các tế bào
DRAM lưu trữ dự liệu bằng cách sử dụng các tụ điện CMOS, do đó nó cần được làm
tươi, tức nạp lại điện tích theo chu kỳ để đảm bảo dữ liệu được lưu trữ chính xác. Vì
lý do này, DRAM cịn được gọi là bộ nhớ RAM động. Tồn bộ dữ liệu trên RAM sẽ
mất nếu nó bị ngắt nguồn hoạt động. Chính vì đặc tính này, người ta phân loại RAM
là bộ nhớ bay hơi.
Cache tức bộ nhớ đệm, khác với RAM thông thường, đây là dạng bộ nhớ được
tích hợp trực tiếp trong CPU. Cache được phân chia theo mức độ, tương ứng với tốc
độ của chúng. Các loại cache thường thấy là L1, L2, L3. Cache được cấu tạo từ các tế
bào nhớ SRAM (Static Random Access Memory). So sánh với DRAM, các tế bào
nhớ SRAM có cấu tạo phức tạp hơn, chiểm diện tích lớn hơn, chi phí sản xuất đắt đỏ
hơn. Tuy nhiên, tốc độ của SRAM cao hơn nhiều so với DRAM, qua đó đảm bảo đáp

11


ứng tốc độ lưu trữ và cung cấp dữ liệu trong q trình xử lý của CPU. Ngồi ra, dung
lượng phổ biến của các bộ nhớ Cache trong CPU nhỏ hơn nhiều so với RAM thông
thường. Dung lượng Cache thường thấy trong CPU chỉ khoảng vài MB (Mega Byte)
tới vài chục MB. Một điểm khác biệt đặc trưng của SRAM so với DRAM nằm ở việc
các tế bào nhớ SRAM vẫn đảm bảo lưu trữ dữ liệu mà không yêu cầu nạp bổ sung
điện áp theo chu kỳ. Cũng bởi đặc tính này, SRAM cịn được gọi với cái tên là bộ nhớ
RAM tĩnh.
2.1.3 CẤU TRÚC CỦA BỘ NHỚ VÀ Ô NHỚ SRAM
Bộ nhớ SRAM cũng có thể được phân loại dựa trên cấu trúc của tế bào SRAM.
Hiện nay, đã có rất nhiều nghiên cứu về các phương pháp thiết kế SRAM sử dụng các

cấu trúc khác nhau. Mục đích của việc này nhằm tối ưu một đặc điểm nào đó của bộ
nhớ, ví dụ như cơng suất thấp hoặc tốc độ cao hơn. Các thiết kế SRAM thường được
phân chia dựa trên số lượng transistor được sử dụng trong một tế bào SRAM. Thường
thấy các loại như SRAM 6T, 7T, 10T,… Trong đó, SRAM 6T là loại phổ biến nhất.

Hình 2.3: Cấu trúc của một tế bào nhớ SRAM 6T

12


Một tế bào SRAM 6T bao gồm 6 transistor CMOS. Trong đó, 4 transistor đóng
vai trị lưu trữ dữ liệu. 2 transistor cịn lại đóng vai trị điều khiển, cho phép đọc hoặc
ghi dữ liệu vào tế bào nhớ. Cấu trúc của một tế bào SRAM 6T được thể hiện trên hình
2.1. Đối với các SRAM 7T hoặc cao hơn, các transistor được thêm vào nhằm điều
khiển việc cấp nguồn cho SRAM hoạt động, nhằm tối ưu hóa cơng suất tiêu thụ của
mạch.
Một bộ nhớ SRAM hoàn chỉnh bao gồm các thành phần cơ bản như sau:
-

Mạch nạp trước (Pre-Charge)

-

Mạch ghi (Write Driver)

-

Tế bào SRAM (SRAM Cell)

-

Mạch giải mã (Decoder)

-

Mạch khuếch đại cảm nhận (Sense Amplifier)

-

Mạch đọc (Read Driver)

Hình 2.4: Cấu tạo SRAM hoàn chỉnh
13


2.1.4 VAI TRỊ CỦA SRAM TRONG HỆ THỐNG MÁY TÍNH
Như đã trình bày, SRAM đóng vai trị như một tế bào trong các bộ nhớ Cache
của CPU. Nhiệm vụ của Cache hay bộ nhớ đệm là lưu trữ những dữ liệu được CPU
sử dụng với tần suất cao nhất. Từ đó làm giảm thời gian CPU truy xuất dữ liệu từ
RAM và tăng tối đa tốc độ xử lý của hệ thống. Tuy nhiên, SRAM cũng có những hạn
chế của nó như cấu tạo phức tạp, chi phí sản xuất cao, chiếm diện tích lớn. Vì vậy,
dung lượng bộ nhớ Cache được tích hợp trong CPU là khơng cao.

Hình 2.5: Mơ hình giao tiếp bộ nhớ với CPU trong máy tính
2.2 NGUYÊN LÝ HOẠT ĐỘNG CỦA SRAM
Tế bào nhớ SRAM 6T thực hiện lưu trữ dữ liệu dựa trên hoạt động của 4
transistor, các transistor này tạo thành 2 cổng logic đảo (Inverter) dạng mạch vịng
như thể hiện ở hình 2.3 dưới đây.

Hình 2.6: Mơ hình mức cổng logic của SRAM 6T

14


Dữ liệu từ mạch ghi sẽ được đưa vào ô nhớ SRAM thông qua hai đường Bitline
và Bitline đảo. Tuy nhiên, hoạt động đọc và ghi dữ liệu vào ô nhớ sẽ phụ thuộc vào
hoạt động đóng mở của 2 transistor cịn lại. 2 transistor này đóng vai trị như 2 khóa
được thể hiện trên hình 2.3. Các khóa này sẽ cho phép hoặc ngăn dữ liệu đọc ra hoặc
ghi vào SRAM.
Hoạt động của một bộ nhớ SRAM phức tạp hơn đơi chút bởi cần sự có mặt của
nhiều thành phần hơn. Về cơ bản, hoạt động của SRAM được chia làm 3 trạng thái
bao gồm:
-

Trạng thái ghi (Write State)

-

Trạng thái đọc (Read State)

-

Trạng thái giữ (Hold State)

Trong trạng thái giữ, các tế bào SRAM bị ngắt khỏi các đường dữ liệu Bitline
và Bitline đảo. Mạch nạp trước lúc này thực hiện vai trò kéo và giữ các đường dữ liệu
tại mức điện áp VDD. Điều này giúp cải thiện mức tiêu thụ cơng suất của mạch trong
q trình đọc, ghi dữ liệu. Trước khi hoạt động đọc hoặc ghi diễn ra, bộ nhớ SRAM
cần xác định ô nhớ thông qua việc giải mã địa chỉ. Khi có tín hiệu đọc, mạch nạp trước
sẽ ngừng hoạt động, các đường dữ liệu lúc này nhận dữ liệu từ ngõ vào. Dữ liệu sau
đó được đưa tới ơ nhớ đã được chọn bởi mạch giải mã. Tồn bộ q trình ghi dữ liệu

sẽ diễn ra trong khoảng thời gian rất nhỏ.
Hoạt động đọc cũng sẽ bắt đầu bằng việc xác định địa chỉ ơ nhớ cần đọc, sau
đó mạch tiến hành giải mã địa chỉ, chọn ơ nhớ. Q trình đọc sẽ bắt đầu khi mạch
khuếch đại cảm nhận được kích hoạt. Dữ liệu từ ô nhớ được chọn thông qua 2 đường
Bitline và Bitline đảo được so sánh trong mạch khuếch đại. Cuối cùng, dữ liệu từ ô
nhớ được đưa tới ngõ ra của bộ nhớ. Để tránh sự sai lệch về dữ liệu lưu trữ trong các
ô nhớ, tại một thời điểm, SRAM chỉ có thể đọc hoặc ghi dữ liệu.

15


CHƯƠNG 3
THIẾT KẾ HỆ THỐNG

3.1 TỔNG QUAN
Toàn bộ thiết kế SRAM 6T 8 bit được thực hiện dựa trên phần mềm Cadence
Virtuoso. Thư viện công nghệ được sử dụng là thư viện gpdk090, cho phép mô phỏng
hoạt động của các transistor tiến trình 100nm. Tồn bộ các transistor được sử dụng
trong thiết kế là NMOS 1v và PMOS 1v, tỉ lệ W/L lần lượt là 480/100 và 240/100 tính
theo đơn vị nm. Sơ đồ khối của thiết kế SRAM được thể hiện trên hình 3.1 dưới đây.

Hình 3.1: Sơ đồ khối thiết kế SRAM
Đối với đề tài này, dung lượng SRAM được thiết kế là 8 bit, sử dụng mô hình
tương tự như hình 3.1. Tuy nhiên số bit cho 1 word sẽ là 1. Trong sơ đồ trên, thành
phần Column Driver tương ứng với mạch Pre-Charge đã được giới thiệu trong chương
2. Ngoài ra, mạch khuếch đại cảm nhận cũng sẽ đồng thời đóng vai trị là mạch đọc.
Mạch giải mã địa chỉ (Adress Decoder) được thiết kế là mạch decoder 3-8.
16

3.2 MẠCH NẠP TRƯỚC
3.2.1 Thiết kế mạch
Với vai trò giữ mức điện áp VDD cho hai đường dữ liệu khi SRAM hoạt động ở
chế độ hold, cấu tạo của mạch nạp trước đơn giản chỉ bao gồm 2 transistor PMOS
được kết nối với nguồn VDD như trong hình 3.2 dưới đây.

Hình 3.2: Sơ đồ mạch nạp trước
Mạch sẽ thực hiện chức năng khi tín hiệu PRE tích cực mức thấp được kích
hoạt. Do đặc tính dẫn điện của PMOS, các transistor này được sử dụng cho phép dẫn
nguồn VDD tốt hơn.
3.2.2 Mô phỏng và nhận xét
Thực hiện mô phỏng hoạt động của mạch trên phần mềm cadence virtuoso, thiết
lập mạch mơ phỏng như hình 3.3. Trong đó, điện áp VDD cung cấp là 1v, nguồn xung
mơ phỏng tín hiệu PRE có chu kỳ 20ns, duty-cycle 50%, 2 điện trở 220kOhm được

17


kết nối tới ngõ ra mạch nạp trước nhằm tránh sụt áp và quan sát rõ dạng sóng ngõ ra.
Kết quả dạng sóng hoạt động của mạch được thể hiện trên hình 3.4 dưới đây.

Hình 3.3: mạch mơ phỏng hoạt động của mạch nạp trước

Hình 3.4: dạng sóng hoạt động của mạch nạp trước
18


Với kết quả dạng sóng sau mơ phỏng, có thể thấy được khi tín hiệu PRE được
kích hoạt, điện áp VDD sẽ được giữ trên hai đường dữ liệu. Như vậy thiết kế mạch đã
hoạt động đúng chức năng.

3.3 MẠCH GIẢI MÃ
3.3.1

Thiết kế mạch

Mạch giải mã đóng vai trị rất quan trọng trong thiết kế bộ nhớ nói chung và bộ
nhớ SRAM nói riêng. Chúng sẽ đưa ra tín hiệu kích hoạt ơ nhớ tương ứng với giá trị
của ngõ vào địa chỉ. Từ đó việc đọc và ghi trên một bộ nhớ có nhiều ơ nhớ sẽ diễn ra
hồn tồn chính xác về mặt vị trí. Một bộ giải mã có n ngõ vào địa chỉ sẽ có 2n ngõ
ra. Với mỗi địa chỉ ngõ vào sẽ kích hoạt một tín hiệu mức cao ở một ngõ ra (đánh thứ
tự từ 0 đến n-1) tương ứng. Ví dụ như với bộ giải mã 3-8, địa chỉ 000 sẽ kích hoạt ngõ
ra 0 lên mức 1. Cấu tạo bên trong bộ giải mã rất đơn giản, chỉ bao gồm các cổng logic
NOT và AND.

Hình 3.5: sơ đồ, bảng trạng thái và hàm ngõ ra bộ giải mã 2-4
Mạch giải mã được sử dụng trong thiết kế SRAM của bài báo cáo này là mạch
giải mã 3-8, sơ đồ mạch được thể hiện trên hình 3.6 dưới đây.

19


Hình 3.6: Sơ đồ mạch giải mã 3-8
3.3.2

Mơ phỏng và nhận xét

Nhằm đảm bảo thiết kế mạch giải mã hoạt động chính xác, tiến hành mơ phỏng
hoạt động của mạch trên phần mềm cadence virtuoso. Mạch mô phỏng được thiết lập
như trên hình 3.7.

Hình 3.7: thiết lập mơ phỏng mạch giải mã 3-8
20


Trong mô phỏng mạch giải mã, nguồn VDD cung cấp mức điện áp 1v, các
nguồn xung V1, V2 và V3 có chu kỳ lần lượt là 5ns, 10ns và 20ns tạo dạng sóng ngõ
vào như một mạch đếm. Dạng sóng hoạt động của mạch giải mã được thể hiện trên
hình 3.8.

Hình 3.8: dạng sóng hoạt động của mạch giải mã 3-8
Quan sát hình 3.8, các ngõ vào A0-A1 cấp dạng sóng như một mạch đếm từ
111 xuống 000, lần lượt kích hoạt điện áp mức cao trên các ngõ ra tương ứng. Như
vậy, mạch đã hoạt động đúng với thiết kế. Thời gian chuyển trạng thái là thông số đặc
biệt quan trọng khi ứng dụng nó trong mạch tốc độ cao như SRAM. Kết quả đo đạc
thời gian trễ của ngõ ra mạch giải mã được thể hiện trên hình 3.9.

Hình 3.9: thời gian chuyển trạng thái ngõ ra mạch giải mã

21