Vi xử lý và lập trình hợp ngữ

Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

MC LC
Trang
Chơng 1. Giới thiệu chung
1.1 Sự ra đời và phát triển của các bộ vi xử lý 4
1.2 Sơ đồ khối cấu trúc và hoạt động của hệ vi xử lý 4
Chơng 2. Bộ nhớ bán dẫn
2.1 Phân loại bộ nhớ 6
2.1.1 Bộ nhớ cố định (ROM, PROM) 7
2.1.2 Bộ nhớ bán cố định (EPROM, EEPROM, FLASH) 8
2.1.3 Bộ nhớ đọc ghi (SRAM, DRAM) 10
2.1.4 Bộ nhớ ngoài 10
2.2 Phân cấp bộ nhớ 10
2.3 Cấu trúc của mạch nhớ tĩnh SRAM
2.3.1 Giới thiệu công nghệ 12
2.3.2 Cấu trúc mạch nhớ SRAM 12
2.3.2.1 Bit nhớ 12
2.3.2.2 Thanh ghi 14
2.3.2.3 Bộ giải mã 15
2.3.2.4 Mạch nhớ SRAM (Các thành phần, quy trình đọc ghi,
biểu đồ thời gian) 18
2.3.3 Thiết kế thẻ nhớ SRAM 19
2.4 Cấu trúc của mạch nhớ DRAM 19
Chơng 3. Các bộ vi xử lý v vi iu khin
3.1 Giới thiệu bộ vi xử lý 8 bit tổng quát 23
3.2 Bộ vi xử lý 8 bit (8086/8088)
3.2.1 Sơ đồ khối bộ vi xử lý 8 bit 23
3.2.2 Các thanh ghi ca 8086/88 24

3.2.3 Biểu đồ thời gian của chu kỳ đọc ghi số liệu 27
3.2.5 Ghép nối các chân tín hiệu 8088 30
3.2.6 Hệ lệnh của bộ vi xử lý 8 bit 31
3.3 Giới thiệu các bộ vi xử lý tiên tiến dũng 80x86
Thỏi Nguyờn 8-2008
1
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

3.4 Vi điều khiển 8x51/52 80
3.5 Vi điều khiển thế hệ mới AVR
3.5.1. Giới thiệu chung về AVR 96
3.5.2. Bus I
2
C và SPI 103
3.5.3. AVR 90S8535 105
3.6 Các hệ thống trên một chip có khả năng tái cấu hình (SoC)
3.6.1. SoC là gì? 105
3.6.2. Giới thiệu PSoC 108
3.6.3. PSoC CY8C29446 108
Chơng 4. Các bộ điều khiển và ghép nối dữ liệu
4.1. Vào/ ra số liệu điều khiển bằng ngắt
4.1.1 Nguyên lý vào/ra điều khiển bằng ngắt 117
4.1.2 Bộ điều khiển ngắt PIC (8259) 119
4.1.3 Ngắt trong máy tính IBM/PC 126
4.2. Vào/ra số liệu điều khiển bằng thâm nhập bộ nhớ trực tiếp DMA
4.2.1 Nguyên lý vào/ ra bằng DMA 127
4.2.2 Bộ thâm nhập bộ nhớ trực tiếp DMAC (8237) 129
4.2.3 Sử dụng bộ điều khiển DMAC trong hệ vi xử lý 132

4.3. Bộ đếm lập trình đợc
4.3.1 Sơ đồ khối bộ đếm lập trình đợc (8254) 132
4.3.2 Các chế độ làm việc của bộ đếm lập trình 133
4.3.3 Sử dụng bộ đếm trong hệ vi xử lý 135
4.4. Phối ghép vào ra nối tiếp
4.4.1 Nguyên lý vào/ ra nối tiếp 136
4.4.2 Mạch thu phát thông tin nối tiếp UART 139
4.5. Phối ghép với thiết bị vào/ra qua cổng song song
4.5.1 Ghép nối song song đơn giản 147
4.5.2 Mạch phối ghép vào/ra song song lập trình đợc PPI 8255A
4.5.2.1 Các khối của PPI 148
4.5.2.2 Các tín hiệu của PPI 148
4.5.2.3 Các chế độ làm việc của PPI 149
4.5.2.5 Ghép nối PPI trong hệ vi xử lý 149
Thỏi Nguyờn 8-2008
2
Phạm Đức Long Bộ môn CNĐKTĐ
Khoa CNTT - ĐHTN
BÀI GIẢNG MÔN HỌC VI XỬ LÝ VÀ LẬP TRÌNH HỢP NGỮ


Ch−¬ng 5 ThiÕt kÕ hÖ thèng vi xö lý
5.1 ThiÕt kÕ phÇn cøng 150
5.2 ThiÕt kÕ phÇn mÒm 150
5.2.1 ROM Mapping
5.2.2 RAM Mapping
5.2.3 ThiÕt kÕ c¸c ch−¬ng tr×nh hÖ thèng
5.2.4 ThiÕt kÕ c¸c ch−¬ng tr×nh øng dông

Thái Nguyên 8-2008
3
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

Chơng 1. GII THIU CHUNG

1.1 Sự ra đời và phát triển của các bộ vi xử lý
Bộ vi xử lý là 1 thành phần không thể thiếu đợc trong các hệ thống tính toán máy
vi tính.
Sự phát triển:
Thế hệ 1 (1971 - 1973): Bộ vi xử lý đầu tiên ra đời 1971 là 4004 sản phẩm của
hãng Intel 4 bit số liệu, 12 bit địa chỉ. Tiếp theo là 4040, 8008 Đặc điểm chung:
+ Sử dụng công nghệ PMOS ( lỗ trống)
+ Tốc độ thực hiện lệnh 10-60às. Tốc độ xung đồng hồ 0.1 đến 0.8 MHz
+ Tập lệnh đơn giản
Thế hệ 2 (1974-1977): Thế hệ các vi xử lý 8 bit nh 6800, 8080, 8085 có thể
quản lý 64KB bộ nhớ. Đặc điểm:
+ Sử dụng công nghệ NMOS (Có mật độ phần tử trên một đơn vị diện tích lớn
hơn PMOS)
+ Tốc độ thực hiện lệnh 1-8às. Tốc độ xung đồng hồ 1-5MHz
Thế hệ 3(1978-1982): Thời kỳ các vi xử lý 16 bit 8086/80186/80286 hoặc 68000.
+ Có tập lệnh đa dạng hơn
+ Khả năng phân biệt bộ nhớ cao hơn: 1-16MB bộ nhớ 64KB thiết bị ngoại vi
+ Sản xuất bằng công nghệ HMOS (HMOS, XMOS, VMOS: cải tiến của NMOS)
+ Tốc độ 0.1 - 1às. Xung đồng hồ 5-10MHz
Thế hệ 4(1983 - nay): Thời kỳ các bộ vi xử lý 32 bit nh 80386/486/PI,PII,PIII,
PIV với các kỹ thuật tiên tiến pipeline, cache, vitual memory, HT Tất cả đều có
bộ đồng xử lý toán học, bộ quản lý bộ nhớ MMU.

1.2 Sơ đồ khối cấu trúc và hoạt động của hệ vi xử lý
Bộ vi xử lý là 1 thành phần không thể thiếu đợc để xây dựng các hệ thống tính
toán, máy vi tính. Nhng bộ vi xử lý còn phải kết hợp với các thành phần khác để
tạo nên hệ vi xử lý
Sơ đồ dới đây là sơ đồ tổng quát của các hệ vi xử lý kinh điển áp dụng cho các
hệ nhỏ và các máy tính đời đầu. Các máy tính hiện nay có cấu trúc khác hơn.

Thỏi Nguyờn 8-2008
4
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG









In
Abus
Dbus

I/O

M

CPU
Out
Cbus
CPU (Central Processing Unit): Bộ não của máy tính gồm các mạch vi điện tử có
độ tích hợp rất cao (hàng triệu tranzito trong 1 chip). Nó gồm có các phần:
+ CU (Control Unit): Khối điều khiển có chức năng: đọc mã lệnh dới dạng tập
hợp các bit 0/1 từ các ô nhớ trong bộ nhớ. Giải mã các lệnh thành dãy các

xung điều khiển để điều khiển các khối khác thực hiện nh điều khiển ALU,
điều khiển ra ngoài àPC
+ ALU (Arithmetic Logic Unit): Khối tính toán số học và logic: Tổ hợp các mạch
logic điện tử phức tạp cho phép thực hiện các thao tác trên các thanh ghi nh +,
-, *, /, AND, OR, NOT
+ Registers: Các thanh ghi
Một CPU có thể có nhiều thanh ghi:
+ Thanh ghi con trỏ lệnh IP (bộ đếm chơng trình) chứa địa chỉ của lệnh sắp
thực hiện: Các chơng trình máy tính là tập hợp của các lệnh. CPU sẽ lấy từng
lệnh ra để chạy. Để điều khiển chính xác việc thực hiện này cần có một bộ
đếm chơng trình.
+ Các thanh ghi khác: Các thanh ghi đoạn, thanh ghi lệch, thanh ghi con trỏ và
chỉ số, thanh ghi cờ là các thanh ghi đảm nhiệm các chức năng nhất định
trong hoạt động của bộ vi xử lý (Sẽ nghiên cứu kỹ qua VXL 8086/8088)
Bộ nhớ (Memory): Có hai loại chính
ROM: Chứa các chơng trình và số liệu cố định, chúng không bị mất khi ngắt
điện cung cấp cho vi mạch nhớ ROM. Chơng trình khởi động máy tính, các
chơng trình vào ra cơ sở thờng đợc chứa trong ROM.
RAM: Khi ngắt điện nguồn nuôi vi mạch RAM nội dung lu trữ trong nó sẽ bị
mất. RAM lu giữ một phần chơng trình hệ thống, một số số liệu của hệ thống,
các chơng trình ứng dụng, các kết quả trung gian của quá trình tính toán, xử lý.
Thỏi Nguyờn 8-2008
5
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

Thiết bị vào/ra(I/O): Đây là khối tạo khả năng giao tiếp giữa hệ vi xử lý và bên
ngoài. Do đặc điểm của các thiết bị ngoài và hệ trung tâm (Gồm CPU+Bộ nhớ)
hoạt động có sự khác nhau về tốc độ làm việc, mức vật lý điện, phơng thức nên

cần có bộ phối ghép đệm, đảm bảo cho các khối thiết bị ngoài giao tiếp đợc với
hệ trung tâm. Bộ ghép giữa bus hệ thống và thiết bị ngoài gọi là cổng. Mỗi cổng
có một địa chỉ xác định.
Hệ thống bus: Là tập hợp các đờng dây dẫn ghép nối các chân địa chỉ, dữ liệu,
các chân tín hiệu điều khiển của 3 khối đã nêu trên.
Abus: Nối các đờng dây địa chỉ của CPU với 2 khối M và I/O. Khả năng phân
biệt địa chỉ của CPU phụ thuộc số chân địa chỉ của nó. Số này có thể là 16, 20, 24,
36 chân. Chỉ có CPU mới có khả năng phát ra tín hiệu địa chỉ - Có một thiết bị
nữa có thể phát ra tín hiệu địa chỉ là DMAC (DMA Controller).
Dbus: Dùng để vận chuyển dữ liệu. Độ rộng của nó 8, 16, 32, 64 bit. Dbus có tính
2 chiều. Các phần tử có đầu ra nối thẳng với bus dữ liệu đều phải đợc trang bị
đầu ra 3 trạng thái để có thể làm việc bình thờng với bus này.
Cbus: Gồm nhiều đờng dây tín hiệu khác nhau. Mỗi tín hiệu có 1 chiều xác định.
Các tín hiệu trên Cbus bao gồm các tín hiệu điều khiển từ CPU nh đ/k đọc viết,
tín hiệu trạng thái từ bộ nhớ, thiết bị ngoại vi báo cho CPU nh INTR, HOLD
Hoạt động của hệ: Chơng trình và dữ liệu đợc chứa trong bộ nhớ ngoài đợc
đa vào bộ nhớ trong (RAM). Sau đó đợc CPU lấy dần ra để xử lý. CPU thực
hiện:
+ Lấy lệnh
+ Giải mã lệnh
+ điều khiển thực hiện lệnh
Đó là một vòng lặp, trong quá trình thực hiện vòng lặp đó nếu có tác động ngắt hoặc
yêu cầu DMA CPU sẽ đáp ứng các yêu cầu này sau đó lại quay trở laị chu trình
hoạt động chính.
Chơng 2. B NH BN DN
2.1 Phân loại bộ nhớ
Bộ nhớ dùng để lu trữ lệnh và dữ liệu
Bộ nhớ đ
ợc xây dựng từ các phần tử nhớ cơ bản, mỗi phần tử là một bit thông tin.

Thỏi Nguyờn 8-2008
6
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

Bộ nhớ bán dẫn
N
g
oài
Cố định
Bán cố định
Đọc/Ghi
ROM
DRAM
SRAM
FLASH
EEPROM
EPROM
PROM
Bộ nh
ớ


2.1.1 Bộ nhớ cố định (ROM, PROM)

D1 D0

Đầu ra D3 D2 D1

Các ô nhớ
địa chỉ


0 0

0 1



1 0


1 1






Nếu có diot: Đầu ra =1.
Nếu không có diot: Đầu ra = 0



Thỏi Nguyờn 8-2008
7
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

CS=1. Đầu ra khi địa chỉ đúng bằng 1, đảo
đi bằng 0. Đầu tiên các cầu chì còn nguyên.
Nếu vẫn còn cầu chì: điot thông đầu ra d
i
=
0
Nếu cắt cầu chì, không bị sụt áp đầu ra d
i
=
1



2.1.2 Bộ nhớ bán cố định (EPROM, EEPROM, FLASH)
EPROM (Erasable Programmable ROM): Có cấu tạo đặc biệt dựa trên nguyên tắc
làm việc của tranzito trờng có cực điều khiển v thờm ca ni. Việc nạp chơng
trình cho EPROM đợc thực hiện bằng điện. Xoá chơng trình bằng tia cực tím,
do tia cực tím ảnh hởng đến cực nguồn và cực máng. B nh EPROM cú th ghi
li c. Ký hiệu 27xxx
Trong ô nhớ dùng tranzito này, cực cửa đợc nối với đờng từ, cực máng nối
với đờng bit và cực nguồn nối với nguồn chuẩn đợc coi là nguồn cho mức logic 1.
Khác với tranzito MOS bình thờng, ở đây có thêm 1 cửa gọi là cửa nổi; Đó là một
vùng vật liệu đợc thêm vào giữa lớp cách điện cao nh hình trên. Nếu cửa nổi không
có điện tích thì không có ảnh hởng gì tới cực cửa điều khiển và tranzito hoạt động
bình thờng. Tức là khi dây từ đợc kích hoạt (cực cửa có điện tích dơng) thì
hv
File oxide File oxide
n-Sounce n-Drain

Sounce DrainGate
Floatin
g
Gate
Control Gate
H
ình : Cấu trúc của 1 EPROM
Thỏi Nguyờn 8-2008
8
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

tranzito thông, cực máng và cực nguồn đợc nối với nhau qua kênh dẫn và dây bit có
mức logic 1. Nếu cửa nổi có các điện tử trong đó với các điện tích âm, chúng sẽ ngăn
từ trờng điện điều khiển của cực điều khiển và dù dây từ có đợc kích hoạt thì cũng
không thể phát ra trờng đủ mạnh với cực cửa điều khiển để làm thông tranzito. Lúc
này đờng dây bit không đợc nối với nguồn chuẩn và ô nhớ đợc coi nh giữ giá trị
logic 0.
Việc nạp các điện tử vào cửa nổi , tức là tạo ra các ô nhớ có giá trị logic 0,
đợc thực hiện bởi các xung điện có độ dài cỡ 50 ms và độ lớn +20V khi đặt vào cực
cửa và cực máng. Lúc đó các điện tích mang có năng lợng lớn sẽ đi qua lớp cách
điện giữa đế và cửa nổi. Chúng tích tụ trong vùng cửa nổi và đợc giữ ở đây sau khi
xung chơng trình tắt. Đó là do cửa nổi đợc cách điện cao với xung quanh và các
điện tử không có đủ năng lợng sau khi lạnh đi, để có thể vợt ra ngoài lớp cách điện
đó nữa. Chúng sẽ đợc giữ lại ở đây trong một thời gian dài (khoảng 10 năm).
Để xóa thông tin, phải chiếu tia tử ngoại vào chip nhớ. Những điện tử ở đây đợc hấp
thụ năng lơng nhảy lên mức năng lợng cao, chúng sẽ rời cửa nổi nh cách thâm
nhập vào đó. Trong chip EPROM có một cửa sổ bằng thạch anh chỉ để cho ánh sáng
tử ngoại đi qua khi cần xóa số liệu trong bộ nhớ.

EEPROM (Electric Erasable PROM): Có cấu tạo tơng tự EPROM nhng nạp
xoá bằng điện. Ký hiệu 28xxx (vớ d vi mch EEPROM 2864, 28128). im khỏc
ca EEPROM là một lớp kênh màng mỏng ôxit giữa vùng cửa nổi trải xuống dới đế
và cực máng giữ vai trò quan trọng. Các lớp cách điện không thể lý tởng đợc, các
lớp điện tích mang có thể thấm qua lớp phân cách với một xác suất thấp. Xác suất
này tăng lên khi bề dày của lớp giảm đi và điện thế giữa hai cực ở hai mặt của lớp
cách điện tăng lên. Muốn phóng các điện tích trong vùng cửa nổi, một điện thế (-
20V) đợc đặt vào cực cửa điều khiển và cực máng. Lúc này các điện tử âm trong cửa
nổi đợc chảy về cực máng qua kênh màng mỏng ôxit và số liệu lu giữ đợc xóa đi.
Điều chú ý là phải lu ý làm sao cho dòng điện tích này chảy không quá lâu, vì nếu
không vùng cửa nổi này lại trở nên điện tích dơng làm cho hoạt động của trazito
không đợc ở trạng thái bình thờng(1).
Các chíp ROM hiện nay có thời gian thâm nhập cỡ từ 120-150 ns dài hơn
nhiều thời gian đó trong các chip nhớ RAM.
Flash ROM: Cấu tạo tơng tự EEPROM sử dụng với điện áp thấp hơn. Ký hiệu
29xxx, 39xxx

Thỏi Nguyờn 8-2008
9
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

2.1.3 Bộ nhớ đọc ghi (SRAM, DRAM)
+ Bộ nhớ RAM tĩnh là SRAM (Static RAM) thờng đợc xây dựng trên các
mạch điện tử flip flop.
+ Bộ nhớ RAM động là DRAM (Dynamic RAM) đợc xây dựng trên cơ sở
các điện tích ở tụ điện. Bộ nhớ này phải đợc hồi phục nội dung đều đặn,
nếu không nội dung sẽ mất theo sự rò điện tích trên tụ. EDORAM, VRAM,
SDRAM, SGRAM đều RAM động. Các bộ nhớ DRAM thờng thoả mãn

các yêu cầu khi cần bộ nhớ có dung lợng lớn. Khi cần có tốc độ truy xuất
lớn thì lại phải dùng các bộ nhớ SRAM với giá thành đắt hơn; cả hai loại
này đều b mt thụng tin khi nguồn điện nuôi bị mất, Vì lý do này, các
chơng trình dùng cho việc khởi động PC nh BIOS thờng phải nạp trong
các bộ nhớ ROM.
2.1.4 Bộ nhớ ngoài
Bộ nhớ chính bằng vật liệu bán dẫn trên bản mạch chính không thể lu trữ
một khối lợng rất lớn các thông tin, do vậy cần phải có thêm các thiết bị nhớ bên
ngoài nh băng giấy đục lỗ băng cassette, trống từ, đĩa từ, đĩa quang laser. Những
thiết bị lu trữ dữ liệu ở ngoài nh vậy đợc gọi là bộ nhớ khối (mass storage) hay
gọi là nhớ ngoài. Thiết bị nhớ khối thông dụng nhất là đĩa từ. Đĩa từ là một tấm đĩa
tròn mỏng làm bằng chất dẻo mylar, hoặc bằng thủy tinh cứng hoặc bằng kim loại
cứng, trên có phủ một lớp bột từ tính ôxit sắt từ. Đĩa từ sử dụng kỹ thuật ghi từ để lu
trữ giữ liệu, đó là việc định hớng các domain từ để tạo ra các bit thông tin 0 và 1.
Khi đã ghi lên đĩa, dữ liệu có thể tồn tại cả khi cắt điện PC. Tuy nhiên giống nh
băng từ, dữ liệu cũ cũng có thể xóa đi thay thế bởi dữ liệu mới nhiều lần.
K thut in t tng lai s cho phộp cú cỏc khi nh dung lng l
n hon
ton bng vi mch thay th a t- hin nay ó cú cỏc mch nh bỏn dn vi dung
lng ti vi GB.
2.2 Phân cấp bộ nhớ

CPU

Registers

Cache
Bộ
nhớ
chính

Bộ
nhớ
ngoài




Bộ nhớ ảo: Trong các hệ VXL hiện đại đợc tạo nên bởi Cache, M và Bộ nhớ ngoài.
Thỏi Nguyờn 8-2008
10
Phm c Long B mụn CNKT
Khoa CNTT - HTN

11
BI GING MễN HC VI X Lí V LP TRèNH HP NG
Bộ nhớ thờng đợc tổ chức gồm nhiều vi mạch nhớ đợc ghép lại với nhau
để có độ dài từ và tổng số từ cần thiết. Những chip nhớ đợc thiết kế sao cho có đầy
đủ chức năng của một bộ nhớ:
Một ma trận nhớ gồm các ô nhớ, mỗi ô nhớ ứng với một bit nhớ.
Mạch logic giải mã địa chỉ ô nhớ.
Mạch logic cho phép đọc nội dung ô nhớ.
Mạch logic cho phép viết nội dung ô nhớ.
Các bộ đệm vào, bộ đệm ra và bộ nhớ mở rộng.
Cách tổ chức đơn giản nhất là tổ chức theo từ với sự chọn tuyến tính. Một ma
trận nhớ nh vậy có độ dài của cột bằng số lợng từ W và độ dài của hàng bằng số
lợng bit B trong một từ. Bộ chọn từ giải mã một từ W, nghĩa là giải mã để có một
đầu ra duy nhất cho mỗi từ trong bộ nhớ. Rõ ràng phơng pháp chọn tuyến tính có
thời gian thâm nhập ngắn nhng cần một bộ giải mã lớn khi tổng số từ lớn, làm tăng
giá thành sản phẩm.
Kích thớc của phần giải mã địa chỉ sẽ giảm đi khi tổ chức ma trận nhớ và

phần logic chọn từ W cho phép giải mã hai bớc. Ma trận nhớ sử dụng giải mã hai
bớc ứng với từ vật lí và từ logic. Từ vật lí bao gồm số lợng bit trong một hàng của
ma trận. Từ logic bao gồm số lợng bit tơng ứng với một từ logic nhận biết đợc và
gửi ra cùng một bộ giải mã. Cần hai bộ giải mã: Một bộ giải mã hàng để chọn một từ
vật lý và một bộ giải mã cột gồm 1 vài mạch dồn kênh chọn một từ logic từ một từ
vật lý đã chọn. Một từ vật lý chia S từ logic. Bộ giải mã hàng là bộ giải mã chọn 1 từ
W, mà B=W/S và bộ chọn cột chứa B bộ dồn một đờng từ S.












Đệm
vào
Giải mã
hàn
g
1 từ
128
Ma trận
rom
128 X 128
Đệm ra

8 Bộ giải
mã cột 1
từ 16
Giải mã hai bớc cho ma trận ROM 128x128
8
8
12
12
7 7
CS
A7-A10
4
A0-A6
0701
Thỏi Nguyờn 8-2008
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

trên là vớ dụ về sơ đồ ROM dung lợng 2048x8 bit, tổ chức theo giải mã
hai bớc. Ma trận nhớ là 128x128 bit, nh vậy có 128 = 2
7
từ vật lí. Một từ vật lí nh
vậy đợc chọn bởi 7 đờng dây địa chỉ từ A0-A6. Bộ giải địa chỉ hàng chọn 1 hàng từ
128 hàng. Một từ vật lí đợc chia thành 128/8=16 nhóm 8 bit. Nh vậy, những bộ
giải mã cột gồm 8 bộ dồn kênh một đờng từ 16 đờng để cung cấp một từ logic 8
bit. Những bit địa chỉ từ A7-A10 điều khiển những bộ giải mã cột. Trờng hợp đặc
biệt khi số phần tử trong một từ vật lí bằng số bit trong 1 từ vật lí thi đó là bộ nhớ tổ
chức theo bit nghĩa là mỗi từ logic có độ dài 1 bit.
Các bộ đệm ra đảm bảo không những mức logic mong muốn và cung cấp đủ

dòng điện mà còn có đầu ra collector hở hoặc 3 trạng thái cho phép nối chung đầu ra
của một vài chip với nhau. Bộ đệm ra đợc điều khiển bởi 1 hay nhiều đầu vào nh
chọn mạch CS, cho phép CE hay cho phép mở đầu ra 3 trạng thái OE.

2.3 Cấu trúc của mạch nhớ tĩnh SRAM
2.3.1 Giới thiệu công nghệ
Cấu trúc mạch điện của RAM phụ thuộc vào công nghệ chế tạo. Có một số công
nghệ chế tạo thông dụng:
Mc in ỏp chun TTL:
+ Qui định 2 mức 0/1.("0" , "1" )
+ Điện áp sử dụng 5V
MOS: Công nghệ đơn cực (Metal Oxit Semi Conductor)
ECL(Mạch logic ghép cực phát - Emitor Coupler Logic), I
2
L, SOS
Cỏc khi nh NOR Flash

2.3.2 Cấu trúc mạch nhớ SRAM
2.3.2.1 Bit nhớ
Bit nhớ
Mỗi phần tử nhớ cơ bản 1 bit là 1 mạch F-F (Flip-Flop) có hai trạng thái cân bằng ổn
định để biểu diễn hai giá trị nhị phân 0 và 1. Khi phần tử nhớ đã đợc thiết lập giá trị
thì nó nhớ mãi gía trị đó cho đến khi thiết lập trạng thái mới.



Thỏi Nguyờn 8-2008
12
Phm c Long B mụn CNKT
Khoa CNTT - HTN

BI GING MễN HC VI X Lí V LP TRèNH HP NG


Địa chỉ hàng cột Xi, Yi
C
S
WE
Mạch
F-F
Đầu vào dữ liệu Din

Đầu ra dữ liệu Dou
t





Dữ liệu đợc đa vào Din, lấy ra Dout
Xác định địa chỉ Xi, Yi
WE: điều khiển đọc viết; tuỳ theo tín hiệu đa đến là 0 hay 1 mà cho phép viết vào
hay đọc ra
CS (Chipselect): Tín hiệu chọn chip. Một bộ nhớ có thể do nhiều chip nhớ tạo nên.
Khi CPU làm việc với chip nhớ nào thì nó sẽ kích hoạt tín hiệu chọn chip của chip
nhớ đó. Tín hiệu này thờng tác động ở mức thấp.

R
n
S
n

Q
n+1
Q/
n+1
0 0 Q
n
Q/
n
0 1 1 0
1 0 0 1
1 1 x x

Mt bit nh F-F RS s dng tranzixtor phõn cc



Mt bit nh F-F RS s dng tranzixtor trng
Thỏi Nguyờn 8-2008
13
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

Ghi:
+ Dõy t = 0
+ a d liu vo dõy bit. Gi s l "1"
+ Dõy t =1 T
I/O 1
thụng D1 ca T1 =1 T2 thụng D2 = 0 G ca T1 =
0 T1 khụng thụng v duy trỡ ngay c khi d liu khụng t trờn dõy bit

+ Dõy t =0. D liu c ghi trong bit nh
c:
+ Trc khi c õy t = 0
+ Dõy t = 1. T1, T2 thụng a d liu ra dõy bit.
2.3.2.2 Thanh ghi
Thanh ghi: Là nhóm các phần tử nhớ có liên hệ với nhau cùng hoạt động nhớ 1
đơn vị nhớ:
Thanh ghi nhớ từ
Thanh ghi dịch
Có các loại thanh ghi 8 bit, 16 bit, 32 bit mỗi bit là 1 phần tử nhớ cơ bản
Các thanh ghi làm nhiệm vụ nhớ tạm thời một từ nhị phân thờng đợc xây
dựng từ các flip-flop. Các bộ xử lý thờng có một tập thanh ghi đợc sử dụng để chứa
tạm dữ liệu hoặc các chỉ thị trong quá trình thi hành chơng trình. Các thanh ghi nh
vậy cần có khả năng hoạt động ở tốc độ cao hơn các thanh ghi khác đợc sử dụng
trong bộ nhớ chính. Hình dới mô tả thanh ghi đệm 4 bit, sử dụng flip-flop D chuyển
mạch bởi sờn dơng của xung đồng hồ.










LOAD

H
ình : Thanh ghi đệm

Thỏi Nguyờn 8-2008
14
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG


+ Xi (i=1 3) là các bit của word X cần nhớ, khi sơn xung dơng đầu tiên đi tới,
word đợc nhớ vào trong thanh ghi là Q3Q2Q1Q0=X3X2X1X0, hay viết là Q=X.
Từ nhị phân có thể lấy ra ở đầu ra Q3Q2Q1Q0.
+ CLR là đầu vào tín hiệu điều khiển xoá nội dung thanh ghi, tích cực ở mức cao,
nghĩa là khi CLR là cao thì tất cả các flip-flop bị xoá và từ đợc nhớ trở thành
Q=0.
+ LOAD là đầu vào điều khiển tích cực ở mức cao, khi LOAD = 0 các bit không thể
đi vào các flip-flop, đồng thời qua NOT đờng dây kia sẽ có mức cao, làm cho các
giá trị ở đầu ra của các flip-flop đa ngợc lại lối vào, tại các sờn dơng của xung
đồng hồ chúng sẽ lại đợc ghi lại vào trong flip-flop, nói cách khác khi LOAD=0
thì thanh ghi không thay đổi nội dung.
+ Khi LOAD=1 các bit của X đợc đa tới lối vào của flip-flop, khi sờn dơng của
xung đồng hồ đi tới chúng sẽ đợc ghi vào trong thanh ghi.

2.3.2.3 Bộ giải mã
Bộ giải mã
Độ dài 1 ô nhớ thờng là 8bit(1byte). Trong một vi mạch nhớ có nhiều ô nhớ. Mỗi
một ô nhớ khi ghép với hệ vi xử lý sẽ có một địa chỉ xác định. CPU muốn làm việc
với ô nhớ nào nó sẽ đa ra tín hiệu địa chỉ của ô nhớ đó. Qua bộ giải mã địa chỉ, ô
nhớ đó đợc chọn chính xác, sau đó cho phép đọc/viết trên ô nhớ đó.
Bên trong 1 vi mạch nhớ

Tín hiệu địa chỉ


Tín hiệu điều khiển Dữ liệu
WR

RD

CS
Bộ
giải
mã địa
chỉ

Ô nhớ 0
Ô nhớ 1





Ô
nhớ N
Chọn ô nhớ 0

Chọn ô nhớ N

Thỏi Nguyờn 8-2008
15
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

Bộ giải mã địa chỉ giúp ta chọn đợc ô nhớ nào trong vi mạch để làm việc
Đầu vào bộ giải mã có n bit địa chỉ sẽ phân biệt đợc 2
n
trạng thái sẽ phân biệt
đợc 2
n
ô nhớ. Nếu 1 ô nhớ 8 bit có thể hiện nh sau
Địa chỉ ô nhớ Nội dung
ô số 0 0000 0101
ô nhớ 1 11110100

Để đọc hay ghi ô nhớ cần có thêm các tín hiệu :
RD: Đọc ô nhớ Các tín hiệu này thờng dùng mức thấp
WR: Ghi vào ô nhớ
Khi cần có dung lợng ô nhớ lớn hơn cần ghép nhiều vi mạch nhớ. Khi đó để chọn vi
mạch nhớ nào lại cần có một bộ giải mã địa chỉ nữa để chọn đợc vi mạch cần thiết.
VD: Xây dựng bộ nhớ 4KB từ 4 vi mạch 1 KB



CS
0

CS
1





CS
N
Bộ
g
iải mã
địa chỉ
Vi mạch nhớ số 0
Vi mạch nhớ số 1
Vi mạch nhớ số N
A
10
, A
11
A bus
C bus
RD
A
0
A
9
A
0

A
9
A
0
A
9


Abus Chọn ô nhớ

Giải thích hoạt động
CPU muốn làm việc với vi mạch nhớ nào thì nó phát ra tín hiệu địa chỉ qua Abus,
các tín hiệu địa chỉ qua bộ giải mã địa chỉ sẽ kích hoạt các tín hiệu CS tơng ứng để
chọn đợc vi mạch cần thiết.
Các tín hiệu địa chỉ cũng đợc đa vào từng vi mạch nhớ để chọn ra ô nhớ cần thiết.

Thiết bị ngoại vi đợc dành 1 số địa chỉ ở vùng thấp (với máy tính theo kiến trúc
IBM-PC vùng này gồm 1KB). Nh vậy sẽ có những ô nhớ trong vùng thấp này có
Thỏi Nguyờn 8-2008
16
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

địa chỉ trùng với địa chỉ của thiết bị ngoại vi. Để không xáy ra sự nhầm lẫn giữa
các ô nhớ và thiết bị ngoại vi có địa chỉ trùng nhau, ngời ta sử dụng thêm tín hiệu
IO/M khi giải mã địa chỉ. Cũng địa chỉ đó nhng nếu IO/M = 0 là địa chỉ của ô
nhớ, IO/M =1 là địa chỉ của thiết bị ngoại vi.
Các mạch giải mã địa chỉ đợc tạo nên bằng các vi mạch số
Giải mã cho 1 vi mạch nhớ:

2716
CE OE

A
0
A
10
A
11
A
12
Tín hiệu địa chỉ
Dữ liệu ra
2716

CE OE








A
19

IO/M

Giải mã cho nhiều vi mạch nhớ
Vi mạch sử dụng khi giải mã cần nhiều đầu ra thờng dùng 74LS138
Gii mó cho 3 vi mch ROM 2764 a ch ụ nh u l F0000h


A
B
C
G2A
G2A
Y
3
Y
6


Y
0
Y
1
Y
2
Y
4
Y
5
Y
7

A
18
A
17
A
16
IO/M
A
19








A
0
A
12

2764


2764


OE
OE

2764
G2A
G2B
G1

A

B

C
74138






A
13
OE

A
14

A
15

Thỏi Nguyờn 8-2008
17
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

Vi mạch có 8 đầu ra giải mã tác động ở mức thấp từ Y
0
đến Y
7
. Việc chọn dầu ra
giải mã nào do tổ hợp tín hiệu các chân A, B, C. Để vi mạch hoạt động tín hiệu ở các
chân G2A, G2B, G1 phải đảm bảo đồng thời nh sau:
G2A=0
G2B=0 và
G1=1
Bảng tác động của vi mạch


Ví dụ sử dụng vi mạch 74138 giải mã cho 3 vi mạch ROM 2764, địa chỉ của ô nhớ
đầu tiên là FA000h tức là 1111 1110 0000 0000 0000
A
19
A
0
C B A

Có nhiều phơng án để giải mã cho một yêu cầu cụ thể khi sử dụng 74138. Cho các
ví dụ


2.3.2.4 Mạch nhớ SRAM (Các thành phần, quy trình đọc ghi,
biểu đồ thời gian)

Mạch nhớ SRAM


Thỏi Nguyờn 8-2008
18
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG













2.3.3 Thiết kế thẻ nhớ SRAM

CS
D
0
-D
7
WE
OE
A
0
-A
10
Địa chỉ
Dữ liệu
Cho phép đa
dữ liệu ra
Cho phép ghi
Chon chip
Bộ nhớ SRAM
Mch nh SRAM thng c thit k cho cỏc h vi x lý nh. D liu ban u l:
Dung lng cn thit, tc truy nhp. T cỏc s liu ny chn c loi vi mch
SRAM v s lng chip. Tip theo xõy dng b gii mó a ch ngoi. Cú th dựng
cỏc vi mch AND, OR, NOT, NAND hoc vi mch chuyờn dng 74138, 74 154,
xõy dng b gii mó.
2.4 Cấu trúc của mạch nhớ DRAM

Phần tử nhớ DRAM
Để bố trí đợc số phân tử nhớ lớn nhất trong một vi mạch, mỗi phân tử nhớ
phải đợc chế tạo sao cho đơn giản nhất. Phần tử nhớ RAM động (DRAM) mà chúng
ta sẽ tìm hiểu chỉ cần 1 tranzito cho 1 bit thông tin, vì thế có thể bố trí với mật độ rất
cao và có giá thành rẻ. Trong phân tử nhớ này ngời ta thay flip-flop bằng một tụ

điện C, giá trị nhớ trong phần tử nhớ này chính là điện tích nạp trên tụ điện. Ta có thể
sử dụng trạng thái tụ đợc nạp, tức là trên tụ điện C có một điện áp lớn hơn một giá
trị nhất định nào đó, biểu diễn giá trị 1 của bit, còn trạng thái không đợc nạp biểu
diễn giá trị 0. Nguyên lý cấu tạo của một phần tử DRAM đợc minh họa ở hình
dới:





Thỏi Nguyờn 8-2008
19
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG











Tụ điện
C
Dây bit
Dây t

ừ
S
G
D
Tranzito T
Phần tử nhớ DRAM 1 bit
Bộ nhớ RAM động
Bộ nhớ DRAM đợc tổ chức thành một ma trận nhớ, trong đó dây từ là một
trong các dây hàng của ma trận, còn dây bit là một trong những dây cột của ma trận.
Phần tử nhớ đợc đặt ở giao điểm của các dây hàng và cột. Tranzito T là một tranzito
trờng (fet) đóng vai trò một chuyển mạch điện tử. T có ba cực là cực cổng G (Gate),
cực máng D (Drain) và cực nguồn S (Sourne), trong đó G là cực điều khiển, D sẽ
đợc nối với S khi G có mức điện áp cao so với S, ngợc lại điện trở giữa D và S rất
lớn.
Quá trình ghi: Khi dây từ có mức tích cực, T ở trạng thái mở, nối tụ điện C
với dây bit. Nếu thao tác là ghi thì giá trị cần ghi phải đặt trên dây bit. Nếu giá trị đó
là 1 thì tụ C sẽ đợc nạp tới điện áp tơng ứng với giá trị 1 trên dây bit, còn nếu giá
trị đó là 0 thì tụ điện C sẽ bị phóng hết điện tích.
Quá trình đọc: Việc đọc phức tạp hơn ghi do điện tích trên tụ C ứng với giá
trị cần đọc rất nhỏ. Trớc khi đặt dây từ lên mức tích cực, cần phải đặt lên giây bit
điện áp bằng 1/2 mức chênh lệch giữa điện áp ứng với mức 1 và điện áp ứng với mức
0. Điện áp trên tụ sẽ làm cho điện áp dây bit thay đôi một chút theo chiều hớng tăng
hoặc giảm tuỳ thuộc vào bit đó là 1 hay 0. Sự thay đổi nhỏ của điện áp trên dây bit sẽ
đợc truyền tới đầu vào của một bộ khuếch đại nhạy, tại đầu ra của nó ta nhận đợc
điện áp tơng ứng với giá trị của bít chứa trên tụ.
Quá trình làm tơi: Ta đều biết mọi tụ điện đều có một điện trở rò và tranzito
T mắc nối tiếp với nó dù ở trạng thái cấm cũng có một điện trở dò nhất định, cho nên
sau khi đợc nạp, điện tích trên tụ liên tục bị phóng, sau một thời gian nhất định sẽ bị
mất thông tin mà C chứa. Chính vì vậy phải nạp điện cho tụ C trớc khi điện áp trên
tụ giảm thấp hơn một ngỡng nào đó, việc này đợc gọi là làm tơi (refresh). Để

Thỏi Nguyờn 8-2008
20
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

làm tơi ô nhớ DRAM, cần phải đọc nội dung của nó rồi viết lại. Việc làm tơi phải
đợc tiến hành theo chu kỳ nhất định, gọi là chu kỳ là tơi.
Trong các chip DRAM trớc đây mạch điện bổ sung để thực hiện làm tơi
thờng ở ngoài chip nhớ. Ngày nay các mạch điện làm tơi đợc chế tạo ngay bên
trong chip nhớ, nhờ vậy mà loại này vừa có dung lợng cao vừa có giao diện đơn
giản, chúng đợc gọi là quasi-static RAM.
Chip nhớ DRAM lu giữ thông tin rất lớn do đó cũng cần rất nhiều chân cho
tín hiệu địa chỉ. Để làm giảm bớt số chân địa chỉ trên một vi mạch nhớ, ngời ta
thờng chia địa chỉ ra 2 nhóm: địa chỉ hàng và địa chỉ cột rồi dồn kênh chúng trên
các chân địa chỉ, đồng thời cung cấp thêm các tín hiệu cho phép chốt giữ riêng rẽ địa
chỉ hàng (
RAS ) và cột (CAS ) ở bên trong vi mạch nhớ.

WE
O
E
CA
S
RAS
A
0
-A
7
D
0
-D
3
Địa chỉ
Dữ liệu
Cho phép đa
dữ liệu ra
Cho phép ghi

Xung cho phép
chốt địa chỉ
Xung cho phép
chốt địa chỉ
H
ình : Bộ nhớ
Thỏi Nguyờn 8-2008
21
Phạm Đức Long Bộ môn CNĐKTĐ
Khoa CNTT - ĐHTN
BÀI GIẢNG MÔN HỌC VI XỬ LÝ VÀ LẬP TRÌNH HỢP NGỮ

§c cét
§c hµn
g
Kh«n
g

q
uan t©m
S¬ ®å ®äc d÷ liÖu tõ chip DRAM
D
o
RAS
CAS
A

0
-A
7
CS
WR
Data
§c cét §c hµn
g
Kh«n
g

q
uan t©m
D
IN
RAS
CAS
A
0
-A
7
CS
WR
Data
S¬ ®å
g
hi d÷ liÖu vµo chi
p
DRAM
Thái Nguyên 8-2008

22
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

Chơng 3. CC B VI X Lí V VI IU KHIN
3.1 Giới thiệu bộ vi xử lý 8 bit tổng quát
3.2 Bộ vi xử lý 8 bit (8086/8088)
3.2.1 Sơ đồ khối bộ vi xử lý 8 bit

alu
di
si
bp
sp
dx
cx
bx
ax
ES
ip
SS
DS
CS
Bus dữ liệu
Bus trong
của CPU 8
bit dữ liệu
20 bit địa
chỉ

Logic
điều
khiển
BUS
Khi
iu
khin
ca EU
Các thanh
g
hi tạm thời
Thanh
g
hi c
ờ

Bus dữ liệu
ALU (16 bit)
Đệm lệnh
(hàng đợi lệnh)
Các thanh
g
h
đoạn và con
trỏ lệnh
i Các thanh
g
hi con trỏ và
chỉ số

Các thanh
g
h
đa năng
i

Bus địa chỉ
20 bit















Bus
ngoài

Thỏi Nguyờn 8-2008
23
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG

8088 có 2 khối: Khối phối ghép bus BIU và khối thực hiện lệnh EU
BIU: Chịu trách nhiệm đa địa chỉ ra bus và trao đổi dữ liệu với bus
EU: Bên trong có:
CU( Control Unit): thực hiện giải mã lệnh thành dãy xung điều khiển để điều
khiển bên trong và bên ngoài CPU
ALU: Dùng để thực hiện thao tác của các phép toán
Khi hoạt động EU cung cấp thông tin về địa chỉ cho BIU để BIU đọc lệnh và dữ
liệu còn EU thì giải mã lệnh và thực hiện lệnh.
Bộ nhớ đệm lệnh trong BIU:
Các bộ vi xử lý đầu tiên hoạt động theo nguyên lý nối tiếp:
+ Nhận lệnh
+ Giải mã lệnh
+ Thực hiện lệnh
Trong một thời điểm nhất định CPU chỉ có thể làm 1 trong 3 việc trên, do vậy có
những thời điểm nhiều bộ phận của CPU nhàn rỗi; chẳng hạn khi đang giải mã lệnh
thì bus không dùng đến, bộ ALU không sử dụng điều này làm tốc độ hoạt động của

CPU không cao
Khi có bộ đệm lệnh có thể thực hiện cơ chế xử lý xen kẽ. Bộ đệm lệnh làm việc
theo kiểu "vào trớc, ra trớc " FIFO. Các lệnh cứ nhận về đa vào đệm lệnh rồi lấy
dần ra xử lý, không mất thời gian chờ lấy lệnh sau khi thực hiện.

TH
TH
TH
TH
TH
GM
GM
GM
GM
GM
GM
TH
NL
NL
NL
NL
NL
NL





3.2.2 Các thanh ghi ca 8086/88
Số ô nhớ mà 8088 quản lý đợc là 2

20
= 1024.2
10
bytes = 1MB
nhng thanh ghi trong 8088 chỉ có độ dài 16 bit nh vậy chỉ lu giữ đợc 2
16
trạng
thái địa chỉ hay 64 KB . Muốn lu giữ đợc 2
20
địa chỉ ô nhớ cần phải sử dụng 2
thanh ghi theo cơ chế segment:offset ( Thanh ghi đoạn: Thanh ghi lệch)
Địa chỉ vật lý = Thanh ghi đoạn * 16 + Thanh ghi lệch


Thỏi Nguyờn 8-2008
24
Phm c Long B mụn CNKT
Khoa CNTT - HTN
BI GING MễN HC VI X Lí V LP TRèNH HP NG








Ví dụ cặp thanh ghi CS:IP sẽ chỉ ra địa chỉ của lệnh sắp thực hiện trong đoạn mã.
Nếu tại 1 thời điểm nào đó ta có CS=F000h và IP = FFF0h thì địa chỉ của ô nhớ vật lý
sẽ là:

CS:IP ~ F000h * 16 + FFF0h = F0000h + FFF0h = FFFF0h
CS : thanh ghi đoạn mã
IP: thanh ghi con trỏ lệnh
Tơng tự với các thanh ghi dữ liệu :
DS: Thanh ghi đoạn dữ liệu
Các thanh ghi offset có thể là DI, SI, BX
Bản đồ bộ nhớ của 8086:
FFFFF
Phần 1MB cụ thể nh bên
(Địa chỉ vật lý) F0000

C0000
A0000






(0000:0400) 00400

(0000)0000: 00000


Một chơng trình khi nạp vào trong bộ nhớ nằm ở 4 vùng(đoạn):
- Vùng chứa mã chơng trình (Code segment)
- Vùng chứa dữ liệu và kết quả trung gian của chơng trình (Data segment)
- Vùng ngăn xếp (stack) để quản lý các thông số của bộ vi xử lý khi gọi

Địa chỉ offs

t

Các ô nh
ớ
Đầu đoạn
Địa chỉ đầu
đoạn - Segment
Vùng dành cho các
chơng trình ứng dụng
Hai file ẩn của DO
S
dữ li
ệ
u của DOS và BIO
S
Bản
g

v
ector n
g
ắt
BIOS
RAM màn hình
Thỏi Nguyờn 8-2008
25