091 kts thi đáp án

Điểm

Chữ kí giám thị

ĐỀ THI HK 1 (2009 – 2010)
Mơn: Kỹ thuật số

Thời gian: 120 phút

(SINH VIÊN KHÔNG ĐƯỢC SỬ DỤNG TÀI LIỆU)
HỌ TÊN: ………………………………………. MSSV: ………………… NHÓM: ………..
SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CÓ 7 TRANG

Câu 1 (1,5 điểm)
Cho mạch logic như hình vẽ. Khảo sát dạng tín hiệu Y, Z, T theo tín hiệu A, B, C. Biết
rằng giá trị ban đầu ngõ ra Q của chốt D và Flip Flop D đều baèng 1.

D

Q

A

EN

Q

B

D

Q

CK

Q

Y

Z

T

C

T=Z⊕C=Z⊕C

A
B
C
0,5d

Y

0,5d

Z

0,5d

T

1


Câu 2 (1,5 điểm)
Sử dụng JK.FF có xung clock kích theo cạnh lên, ngõ vào Preset và Clear tích cực logic
0 (tích cực thấp), thiết kế bộ đếm nối tiếp (bộ đếm bất đồng bộ) 3 bit QAQBQC (QC là LSB) có
giản đồ trạng thái như hình vẽ.
QAQBQC
QA QB
1 0
1 1
1 1
0 0
0 0
0 1

111
000

110
001

101

QC
1
0
1
0

1
0

Ỵ Z = QA QB = QA + QB
(Tích cực thấp)

Từ giản đồ trạng thái ta có đây là bộ đếm lên có dãy đếm tuần hoàn:
101, 110, 111, 000, 001
QC

QB

QA (msb)

1
1

Pr

J

Q

1

CK
1

K

Pr

J

Q

1

CK
Cl

Q

K

1

Pr

J

Q

CK
Cl

Q

1

1

K

Cl

Q

1

Câu 3 (1,5 điểm)
vẽ

Xác định giản đồ trạng thái của hệ tuần tự gồm 1 ngõ vào X và 2 T-FF Q1, Q0 như hình
Q0

X

Q1

T

Q

T

Q

CK

Q

CK

Q

CK
2


Từ sơ đồ ta có: T0 = X + Q1 và T1 = (X + Q1) ⊕ Q0
Lập bảng chuyển trạng thái:

Ta có giản đồ trạng thái:

X Q1 Q0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

T1
1
0
0
1

0
1
0
1

Q+1 Q+0
1
0
0
1
1
1
0
0
0
1
1
0
1
1
0
0

T0
0
0
1
1
1
1

1
1

1,0d

0,5d

Q1Q0

Q0Q1
X=0

00

Hoặc

10

1

0, 1
1

0, 1

01

01

1

0, 1
1

X=0

00

11

0, 1

10

0

11

0

Câu 4 (1,0 điểm)
Thành lập bảng chuyển trạng thái hoặc giản đồ trạng thái của hệ tuần tự kiểu MOORE
có 1 ngõ vào X và 1 ngõ ra Z. Ngõ ra Z chỉ bằng 1 khi ngõ vào X nhận được chuỗi liên tục
1, 1, 0, 1. Hãy rút gọn bảng trạng thái.

Bảng trạng thái rút gọn:
TTHT
(reset)
(1)
( 1, 1 )

(1, 1, 0)
(1, 1, 0, 1)

A
B
C
D
E

TTKT
X=0 X=1
A
B
A
C
D
C
A
E
A
C

Ngoõ ra

Hoặc

0
0
0
0

1

TTHT
(reset) S0
(1)
S1
( 1, 1 ) S2
(1, 1, 0) S3
(1, 1, 0, 1) S4

3

TTKT
X=0 X=1
S0
S1
S0
S2
S3
S2
S0
S4
S0
S2

Ngoõ ra
0
0
0
0

1


Câu 5 (2,0 điểm)
Cho hệ tuần tự có 1 ngõ vào X và 2 ngõ ra Z1, Z2. Hệ có 4 trạng thái A, B, C và D có
giản đồ trạng thái như hình vẽ. Với phép gán trạng thái (mã hóa trạng thái) A: Q1Q2 = 10,
B: Q1Q2 = 00, C: Q1Q2 = 01 vaø D: Q1Q2 = 11. Hãy thiết kế hệ bằng JK_FF và cổng logic hoặc
D_FF và PLA (chỉ chọn 1 trong 2). Biết rằng khi xung clock vào có cạnh xuống hệ sẽ chuyển
trạng thái.
0

1

A
01

X Q1 Q2
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

B
11

X=1

0
0

1

1

D
10

C
00

0

Dùng bìa K, ta coù:

Z1
1
0
0
1
1
0
0
1

Z2
1

0
1
0
1
0
1
0

Q+1 Q+2
0
1
1
1
1
0
1
0
0
0
1
0
0
0
0
0

Z1 = Q1 Q2 + Q1 Q2 = Q1 ⊕ Q2
D1 = Q+1 = X Q1 + Q1 Q2
J1 = Q2
K1 = X

J2 = X Q1

J1 K1 J2 K2
0 X 1 X
1 X X 0
X 0 0 X
X 0 X 1
0 X 0 X
1 X X 1
X 1 0 X
X 1 X 1

Z2 = Q2
D2 = Q+2 = X Q1
K2 = X + Q 1

* Thiết kế bằng JK-FF và cổng:
Z1
J1

J2

Q1

CK
X

K1

Q2

CK
K2

Q1

Q2

CK
* Thiết kế bằng D-FF và PLA:
PLA
X

Z1
Bảng nạp PLA
X Q1 Q2 Z1 Z2 D1 D2
- 0 0
1 0 0 0
- 1 1
1 0 0 0
- - 0
0 1 0 0
0 1 0 0 1 0
- 0 1
0 0 1 0
0 0 0 0 0 1

Z2

Q1

D1

D Q

Q2

D2

D Q

CK

4

Z2


HỌÏ TÊN: ……………………………………………………………………………..... MSSV: ...………………..…...……. NHÓM: ………..

Câu 6 (1,0 điểm)
Cho hệ tuần tự có lưu đồ máy trạng thái (lưu đồ SM, giản đồ trạng thái như hình vẽ). Xác
định phương trình (hàm) trạng thái kế của các biến trạng thái Q+1, Q+2 và phương trình (hàm)
ngõ ra Z1, Z2.
S0

01 = Q1Q2
Z1

0

X

1

Z2
11

S1

S2

10

Z1, Z2
1

X

0

X

1

0

Z1

P/trình ngõ ra:

Z1 = Q1 Q2 + Q1 Q2 + X Q1 Q2
Z2 = X Q1 Q2 + Q1 Q2

P/trình TTKT:

Q+1 = X Q1 Q2 + X Q1 Q2 + X Q1 Q2
Q+2 = X Q1 Q2 + X Q1 Q2 + X Q1 Q2 + X Q1 Q2 + X Q1 Q2

5


Câu 7 (1,5 điểm)
Một hệ tổ hợp có ngõ ra Z là số nhị phân 4 bit (z3 z2 z1 z0); có chức năng chọn 1 trong
4 mã nhị phân 4 bit ở ngõ vào: M, N, P hoặc Q phụ thuộc 2 ngõ vào điều khiển x1 và x0.
x1 x0
0 0
0 1
1 0
1 1

Z=
M=
N=
P=
Q=

z3
m3
n3

p3
q3

z2
m2
n2
p2
q2

z1
m1
n1
p1
q1

z0
m0
n0
p0
q0

Viết mã VHDL thực hiện mạch này sử dụng component MUX 4 Ỉ 1 có khai baùo
ENTITY:
s1 s0
y
ENTITY MUX4 IS
PORT (d0, d1, d2, d3: IN STD_LOGIC;
0 0
d0
s1, s0: IN STD_LOGIC;

0 1
d1
y: OUT STD_LOGIC);
1 0
d2
END MUX4;
1 1
d3
Gợi ý: - Mỗi ngõ ra zi chọn 1 trong 4 ngõ vào mi, ni, pi, qi.
- Các ngõ vào và M, N, P, Q và ngõ ra Z khai báo kieåu STD_LOGIC_VECTOR.

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY cau7 IS
PORT (m, n, p, q: IN std_logic_vector(3 downto 0);
x1, x0: IN std_logic;
z: OUT std_logic_vector(3 downto 0));
END cau7;

ARCHITECTURE structure OF cau7 IS
COMPONENT MUX4 IS
PORT (d0, d1, d2, d3: IN STD_LOGIC;
s1, s0: IN STD_LOGIC;
y: OUT STD_LOGIC);
END COMPONENT;
BEGIN
U0: MUX4 PORT MAP(m(0),n(0),p(0),q(0),x1,x0,z(0));
U1: MUX4 PORT MAP(m(1),n(1),p(1),q(1),x1,x0,z(1));
U2: MUX4 PORT MAP(m(2),n(2),p(2),q(2),x1,x0,z(2));

U3: MUX4 PORT MAP(m(3),n(3),p(3),q(3),x1,x0,z(3));
END structure;

6


Câu 8 (1,0 điểm)
Một mạch hoán đổi mạng 2 dây (2-input permutation network): có 2 ngõ vào a, b; ngõ
vào điều khiển c và 2 ngõ ra x, y. Mạch có hoạt động như sau:
- Khi c = 0 thì x = a vaø y = b.
- Khi c = 1 thì x = b và y = a.
Hãy viết mã VHDL (sử dụng phát biểu Process) mô tả hoạt động của mạch.

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY cau8 IS
PORT (a, b, c: IN std_logic;
x, y : OUT std_logic);
END cau8;

ARCHITECTURE behavior OF cau8 IS
BEGIN
PROCESS (a, b, c)
BEGIN
IF c = ’0’ THEN x <= a;
y <= b;
ELSE x <= b;
y <= a;
END IF;

END PROCESS;
END behavior;

Duyệt của BM Điện Tử

Ngày 07 tháng 01 năm 2010
GV ra đề

HỒ TRUNG MỸ

NGUYỄN TRỌNG LUẬT
7