De kt dt ck hkii 2012 2013

Trường Đại học Bách Khoa TP.HCM−Khoa Điện-Điện Tử−Bộ môn Điện Tử
Điểm

ĐỀ THI DỰ THÍNH CUỐI KỲ II (2012-2013)

Chữ ký giám thị

Môn thi: KỸ THUẬT SỐ (402027)
Thời gian: 90 phút
Ngày thi: 30/05/2013
(Sinh viên không được sử dụng tài liệu)
HỌ TÊN: ……………………………………… MSSV: …………………. NHÓM: ………..

Sinh viên làm bài thi ngay trên đề - Đề thi có 04 trang
Câu 1: (2.0 điểm)
a. Cho hàm 3 biến F(A,B,C) được thực hiện dùng các cổng logic như hình vẽ. Biết rằng hàm
F(A,B,C) có bảng giá trị bên dưới.

A
B
C

cổng
logic?

F

A
0
0
0

0
1
1
1
1

Bảng giá trị:
B
C
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1

F
0
1
0

1
0
1
1
1

i. Chỉ dựa vào bảng giá trị (khơng rút gọn dùng bìa K, phương pháp đại số,….), chỉ ra cổng
logic còn thiếu trong sơ đồ. (0.5 điểm)
…………………………………………………………………………………………………………
…………………………………………………………………………………………………………
…………………………………………………………………………………………………………

ii. Dùng bìa K rút gọn hàm F(A,B,C) và kiểm tra cổng logic đã tìm được ở câu i. (0.5 điểm)

b. Cho hàm 3 biến F(A, B, C ) = A ⊕ B + A.B.C . Chứng minh rằng F(A, B, C ) = AB + AB , với
F(A, B, C ) là bù của hàm F(A, B, C ) . (1.0 điểm)

…………………………………………………………………………………………………………
…………………………………………………………………………………………………………
…………………………………………………………………………………………………………
…………………………………………………………………………………………………………
…………………………………………………………………………………………………………

Trang 1 / 4


Câu 2: (3.0 điểm)
Cho A: A1A0 và B: B1B0 là hai số nhị phân khơng dấu, mỗi số có 2 bit, trong đó A1 là MSB
của A và B1 là MSB của B. Gọi F là kết quả của phép nhân giữa A và B.
a. Lập bảng giá trị của hệ tổ hợp trên. (1.0 điểm)

Lưu ý: Sinh viên xác định rõ cần bao nhiêu bit để biểu diễn ngõ ra F.

b. Dùng bộ giải mã 4 sang 16 ngõ ra tích cực thấp và cổng logic cần thiết thực hiện bộ nhân
trên. (1.0 điểm)

c. Dùng bộ cộng bán phần (HA) (vẽ dạng sơ đồ khối) và cổng logic (nếu cần) thực hiện bộ
nhân trên. (1.0 điểm)
Gợi ý: Sinh viên viết phép nhân tổng quát giữa 2 số A1A0 với B1B0, từ đó thực hiện dùng bộ
cộng bán phần (HA) và cổng logic (nếu cần).
A1A0
×
B1B0

Trang 2 / 4


Câu 3: (2.5 điểm)
Sử dụng D_FF có ngõ vào xung clock kích theo cạnh xuống, các ngõ vào preset (Pr) và
clear (Cl) tích cực mức thấp, thiết kế bộ đếm nối tiếp (bộ đếm bất đồng bộ) 3 bit Q2Q1Q0
(với Q2 là MSB) đếm xuống từ giá trị 3 và modulo của bộ đếm bằng 5.
a. Chu kỳ đếm của bộ đếm trên là (0.5 điểm)
…………………………………………………………………………………………………………

b. Trình bày cách thiết kế tín hiệu reset Z. (0.5 điểm)

c. Vẽ sơ đồ logic thực hiện bộ đếm trên. (1.0 điểm)

d. Vẽ giản đồ xung bộ đếm (tín hiệu ngõ ra Q0, Q1, Q2) và tín hiệu reset Z, giả sử ban đầu
Q2Q1Q0=101 (0.5 điểm)
CK

1
Q0
(LSB)
Q1

0
1

Q2
Z

Trang 3 / 4


Câu 4: (2.5 điểm)
Dùng JK_FF có ngõ vào xung clock kích theo cạnh lên, các ngõ vào preset (Pr) và clear
(Cl) tích cực mức cao, thiết kế bộ đếm song song (bộ đếm đồng bộ) 3 bit Q2Q1Q0 (với Q2 là
MSB) có dãy đếm như sau: 010→101→110→001→000→111→100→011→010→...
a. Lập bảng trạng thái của bộ đếm (1.0 điểm)
Trạng thái hiện tại
Q0
Q1
Q2

Trạng thái kế tiếp
Q +2
Q 1+
Q 0+

J2

Các ngõ vào FlipFlop
K2
J1
K1
J0

K0

b. Rút gọn tìm phương trình ngõ vào các FlipFlop (1.0 điểm)

c. Vẽ sơ đồ logic thực hiện bộ đếm trên. Vẽ thêm tín hiệu reset sao cho khi tín hiệu reset
tích cực thì bộ đếm sẽ đếm bắt đầu từ trạng thái Q2Q1Q0=011(0.5 điểm)

Chủ nhiệm BMĐT

GV ra đề

Nguyễn Lý Thiên Trường
Trang 4 / 4