giới thiệu công cụ FPGA

George Mason University
Giới thiệu về các công cụ
FPGA
2
Quá trình thiết kế (1)
Design and implement a simple unit
permitting to speed up encryption with
RC5-similar cipher with fixed key set
on 8031 microcontroller. Unlike in the
experiment 5, this time your unit has to
be able to perform an encryption
algorithm by itself, executing 32
rounds…
Library IEEE;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity RC5_core is
port(
clock, reset, encr_decr: in std_logic;
data_input: in std_logic_vector(31 downto 0);
data_output: out std_logic_vector(31 downto 0);
out_full: in std_logic;
key_input: in std_logic_vector(31 downto 0);
key_read: out std_logic;
);
end AES_core;
Đặc tả (Lab Experiments)
Diễn tả VHDL (các flie nguồn của bạn)
Mô phỏng chức năng
Mô phỏng sau tổng hợp
Tổng hợp

3
Quá trình thiết kế (2)
Thực thi
Định cấu hình
Mô phỏng thời gian
Kiểm tra trên chip
4
Điều khiển quá trình thiết kế Active-HDL
5
Các công cụ mô phỏng
Một vài công cụ khác…
6
7
8
Các công cụ tổng hợp
… và các công cụ khác
9
architecture MLU_DATAFLOW of MLU is
signal A1:STD_LOGIC;
signal B1:STD_LOGIC;
signal Y1:STD_LOGIC;
signal MUX_0, MUX_1, MUX_2, MUX_3: STD_LOGIC;
begin
A1<=A when (NEG_A='0') else
not A;
B1<=B when (NEG_B='0') else
not B;
Y<=Y1 when (NEG_Y='0') else
not Y1;
MUX_0<=A1 and B1;

MUX_1<=A1 or B1;
MUX_2<=A1 xor B1;
MUX_3<=A1 xnor B1;
with (L1 & L0) select
Y1<=MUX_0 when "00",
MUX_1 when "01",
MUX_2 when "10",
MUX_3 when others;
end MLU_DATAFLOW;
Diễn tả VHDL
Circuit netlist
Tổng hợp Logic
10
Những đặc điểm của các công cụ tổng hợp
•
Interpret RTL code
•
Produce synthesized circuit netlist in a
standard EDIF format
•
Give preliminary performance estimates
•
Some can display circuit schematics
corresponding to EDIF netlist
11
Thực thi
•
Sau đó tổng hợp toàn bộ quá trình thực thi
bằng công cụ của nhà cung cấp FPGA
12

13
Biên dịch
Biên dịch
UCF
NGD
EDIF
NCF
Native Generic Database file
Bộ sưả đổi giàng buộc
File giàng buộc
của người dùng
Native
Constraint
File
Electronic Design
Interchange Format
Circuit netlist
Giàng buộc về thời gian
Tổng hợp
14
File UCF mẫu
NET "clock" LOC = "P8";
NET "control<0>" LOC = "K4";
NET "control<1>" LOC = "K3";
NET "control<2>" LOC = "K2";
NET "reset" LOC = "E11";
NET "segments<0>" LOC = "R10";
NET "segments<1>" LOC = "P10";
NET "segments<2>" LOC = "M11";
NET "segments<3>" LOC = "M6";

NET "segments<4>" LOC = "N6";
NET "segments<5>" LOC = "T7";
NET "segments<6>" LOC = "R7";
15
Gán chân
LAB2
CLOCK
CONTROL(0)
CONTROL(2)
CONTROL(1)
RESET
SEGMENTS(0)
SEGMENTS(1)
SEGMENTS(2)
SEGMENTS(3)
SEGMENTS(4)
SEGMENTS(5)
SEGMENTS(6)
P10
K2
N6
K3
R7
K4
T7
M6
M11
R10
P8
E11

FPGA
16
Bộ sửa đổi giàng buộc
17
Circuit netlist
18
Ánh xạ (mapping)
LUT2
LUT3
LUT4
LUT5
LUT1
FF1
FF2
LUT0
19
Sắp đặt
CLB SLICES
FPGA
20
Kết nối
Các kết nối có thể lập trình
FPGA
21
Bộ phân tích thời gian tĩnh
•
Thực hiện việc phân tích tĩnh thực hiện của
mạch
•
Đưa ra các đường dẫn với tất cả các

nguồn giữ chậm
•
Xác định tần số clock lớn nhất
22
Phân tích thời gian tĩnh
•
Critical Path – The Longest Path From
Outputs of Registers to Inputs of
Registers
D Q
in
clk
D Q
out
t
P logic
t
Critical
= t
P FF
+ t
P

logic
+ t
S FF
23
Phân tích thời gian tĩnh
•
Min. Clock Period = Length of The

Critical Path
•
Max. Clock Frequency = 1 / Min. Clock
Period
24
Định cấu hình
•
Khi một thiết kế được thực hiện, bạn phải
tạo ra mọt file mà FPGA có thể hiểu được
•
File này gọi là bit stream: a BIT file (phần mở rộng
.bit)
•
File Bit có thể nạp trực tiếp vào FPGA, hoặc
có thể chuển vào PROM để lưu trữ
chương trình
George Mason University
XESS Board