Mạch điện tử-Chương 6-phần 1 pot

Chương 6 1

CHƯƠNG 6: TRANSISTOR HIỆU ỨNG TRƯỜNG FET

6.1 Giới thiệu
6.2 Lý thuyết hoạt động của JFET
6.3 Lý thuyết hoạt động của MOSFET
6.4 Giải tích đồ thò và phân cực
6.5 Giải tích tín hiệu lớn – Sự sái dạng
6.6 Giải tích tín hiệu nhỏ
6.7 Mở rộng



Chương 6 2

6.1 Giới thiệu
Transistor hiệu ứng trường (Field Effect Transistor – FET):
9 JFET: Junction FET
9 MOSFET: Metal-Oxid Semiconductor FET (Insulated-Gate – IGFET)
Tính chất (Phân biệt với BJT)
9 Nhạy với điện áp (voltage-sensitive)
9 Trở kháng vào rất cao


6.2 Lý thuyết hoạt động của JFET
6.2.1 Cấu tạo (n-channel JFET):

Chương 6 3

6.2.2 Hoạt động:
 Giả sử S và G nối đất; v
DS
> 0:
⇒ Dòng i
D
: D → S: Phụ thuộc vào v
DS
và Điện trở kênh n (R
n-Channel
)
Dòng i
Channel – Gate
≈ 0: Do Diode tạo bởi tiếp xúc pn Channel-Gate phân cực nghòch
(a) Khi v
DS
tăng: Vùng khuyết (depletion region – vùng gạch chéo) tăng → R
n-Channel
tăng


(b) v
DS
= V
po
(Điện áp nghẽn: pinch-off voltage): Hai vùng khuyết chạm nhau: i
D

= I
po





Chương 6 4

(c) v
DS
> V
po
: V
a
= V
po
= const → i
D
= I
po
= const

(d) v
DS
= BV
DSS
: Điện áp đánh thủng.
Đồ thò:

 Giả sử v
DS
= const; v
GS
thay đổi:
v
GS
< 0: Tăng vùng khuyết → i) R
Channel
tăng → i
D
giảm
ii) V
po
giảm
v
GS
> 0: Giảm vùng khuyết → i) R
Channel
giảm → i
D
tăng
ii) V
po
tăng
Chương 6 5

⇒ “Voltage-Sensitive Device”
Đồ thò:

Lưu ý: n-JFET: Phân cực sao cho không có dòng I
Channel-Gate
(v
GS
≤ 0 hoặc v
GS
nhỏ > 0)

6.2.3 Đặc tuyến:
Điện áp v
DS
tại điểm nghẽn: v
DS-Pinch Off
= V
p
= V
po
+ v
GS

Điện áp đánh thủng: BV
DSX
≈ BV
DSS
+ v
GS

Đặc tuyến VA trong vùng bão hòa (Giữa điện áp nghẽn và đánh thủng: V
p

< v
DS
< BV
DSX
)
i
D
=
⎥
⎥
⎦
⎤
⎢
⎢
⎣
⎡
⎟
⎟
⎠
⎞
⎜
⎜
⎝
⎛
−++
2/3
2
3
1
po

GS
po
GS
po
V
v
V
v
I
với v
GS
< 0
Nhận xét: v
GS
= 0: i
D
= I
po

Chương 6 6

V
GS
= - V
po
: i
D
= 0
Trong vùng bão hòa: i
D

không phụ thuộc v
DS

nh hưởng nhiệt độ:
i
D
=
⎥
⎥
⎦
⎤
⎢
⎢
⎣
⎡
⎟
⎟
⎠
⎞
⎜
⎜
⎝
⎛
−++
⎟
⎠
⎞
⎜
⎝
⎛

2/3
2/3
0
2
3
1'
po
GS
po
GS
po
V
v
V
v
T
T
I

trong đó: I’
po
= i
D
khi v
GS
= 0 tại nhiệt độ T
0
.

6.3 Lý thuyết hoạt động của MOSFET

6.3.1 Cấu tạo (n-channel MOSFET):

Nhận xét: Ban đầu chưa có kênh dẫn giữa D và S (enhancement mode)
Cực cổng Gate: Metal – Oxide – Semiconductor (MOS)

Chương 6 7

6.3.2 Hoạt động:
Hoạt động loại tăng (enhancement mode): v
GS
> 0:
 Hình thành kênh dẫn cảm ứng
: v
GS
> V
TN
: Điện áp ngưỡng
⇒ Tạo kênh dẫn n cảm ứng giữa S và D

v
GS
tăng → Bề rộng và điện dẫn (conductivity) kênh dẫn tăng
 Thay đổi v
DS
: Tương tự JFET:
(a) Khi v
DS
tăng → Tăng vùng khuyết → R
n-Channel
tăng: Vùng tuyến tính

Chöông 6 8


(b) v
DS
= V
p
= v
GS
- V
TN
: Ñieän aùp ngheõn: R
n-Channel
→ ∞ (100 KΩ)


Chương 6 9

(c) v
DS
> V
p
: i
D
≈ const: Vùng bão hòa

Đồ thò:

Lưu ý: enhancement mode n-MOSFET: Phân cực v
GS

≥ V
TN

Chương 6 10

6.3.3 Đặc tuyến:
Điện áp v
DS
tại điểm nghẽn: v
DS – Pinch Off
= V
p
= v
GS
– V
TN
= v
GS
+ V
po
(Với V
po
= - V
TN
< 0)
Đặc tuyến VA trong vùng tuyến tính (v
DS
< v
GS
- V

TN
= V
p
):

])(2[
2
DSTNGSnDS
vVvki −−=
Đặc tuyến VA trong vùng bão hòa (v
DS
≥ v
GS
- V
TN
= V
p
):

2
2
1][
⎟
⎟
⎠
⎞
⎜
⎜
⎝
⎛

+=−=
po
GS
poTNGSnDS
V
v
IVvki
với I
po
= k
n
V
TN
2
và V
po
= - V
TN

Nhận xét: n-JFET: v
GS
≤ 0, V
po
> 0; Enhancement mode n-MOSFET: v
GS
> 0, V
po
< 0
Đặc tuyến VA: JFET: Bậc 3/2 ≈ MOSFET: Bậc 2
⇒ Xem gần đúng cho cả hai loại FET:

2
2
1][
⎟
⎟
⎠
⎞
⎜
⎜
⎝
⎛
+=−=
po
GS
poTNGSnDS
V
v
IVvki

nh hưởng nhiệt độ:

2/3
'
⎟
⎠
⎞
⎜
⎝
⎛
=

T
T
II
o
popo








Chương 6 11

6.4 Giải tích đồ thò và phân cực
6.4.1 Phân cực JFET:

9 DCLL: V
DD
= v
DS
+ i
D
(R
d
+ R
s
)
9 Phương trình phân cực: v

GS
= - i
D
R
s
(Xem i
G
≈ 0)
Nhận xét: Mạch tự phân cực (self-bias): Do v
GS
< 0 tạo ra bời R
s

Ví dụ
: Thiết kế mạch với tónh điểm Q: V
DSQ
= 15V; I
DQ
= 3,5 mA
Thay vào DCLL: R
d
+R
s
= (V
DD
– V
DSQ
) / I
DQ
= (30 – 15) / 3,5 = 4,3 KΩ

Từ đặc tuyến VA: V
GSQ
= -1 V ⇒ R
s
= - V
DSQ
/ I
DQ
= 1V / 3,5 mA = 286 Ω
⇒ R
d
≈ 4 KΩ
Chọn R
s
= 270 Ω và R
d
= 3,9 KΩ



Chương 6 12

6.4.2 Phân cực MOSFET:
Cổng phân cực thuận (forward-biased gate) sử dụng mạch phân cực ngoài (tương tự BJT):

9 DCLL: V
DD
= v
DS
+ i

D
(R
d
+ R
s
)
9 Phương trình phân cực: v
GS
=
SDDD
RiV
RR
R
−
⎟
⎟
⎠
⎞
⎜
⎜
⎝
⎛
+
21
1
= V
GG
– i
D
R

s

trong đó: V
GG
=
DD
V
RR
R
⎟
⎟
⎠
⎞
⎜
⎜
⎝
⎛
+
21
1
: Điện áp cung cấp cho cực cổng
Nhận xét: R
s
: Cải thiện sự ổn đònh tónh điểm Q bằng dòng DC hồi tiếp.
R
3
: Không có tác dụng DC, dùng để tăng trở kháng ngõ vào AC.
Bài toán
: Xàc đònh mạch phân cực (V
GG

, R
s
, R
d
) để cực tiểu hóa sự thay đổi Q theo t
0

Chương 6 13

Từ phương trình:
2
2/3
0
'
1
⎟
⎟
⎠
⎞
⎜
⎜
⎝
⎛
+
⎟
⎠
⎞
⎜
⎝
⎛

=
po
GS
poD
V
v
T
T
Ii

⇒ Độ nhạy:
po
S
po
DSGG
opo
DD
i
T
V
R
V
iRV
TTI
TdT
idi
S
D
⎟
⎟

⎠
⎞
⎜
⎜
⎝
⎛
−
++
−
==
1)/(21
2/3
/
/
2/3'

Nhận xét: R
s
≠ 0 làm giảm độ nhạy i
D
theo t
0
→ Cải thiện độ ổn đònh
Để cực tiểu
D
i
T
S
:
⇒ V

GG
= 2V
GSQ
+ V
po

R
s
=
DQ
poGSQ
I
VV +



6.5 Giải tích tín hiệu lớn – Sự sái dạng
<Xem TLTK>