Tài liệu thực hành thiết kế mạch tích hợp

TRƯỜNG ĐẠI HỌC QUY NHƠN

KHOA KỸ THUẬT VÀ CÔNG NGHỆ

TÀI LIỆU
THỰC HÀNH TK MẠCH TÍCH HỢP

Biên soạn: TS. Nguyễn Văn Hào

Bộ môn: Điện tử - Viễn thông

Tài liệu lưu hành nội bộ


TH TK Mạch tích hợp
Bài thực hành số 1

KHẢO SÁT HOẠT ĐỘNG CỦA TRANSISTOR MOS
SỬ DỤNG THƯ VIỆN CÔNG NGHỆ CMOS
1. Mục đích - Yêu cầu
- Tim hiểu và khảo sát đặc tính hoạt động của transistor MOS theo cơng nghệ CMOS
dựa trên công cụ EDA (Cadence spectre) và PDK (thư viện công nghệ TSMC

130 nm).

- Nắm vững cơ sở lý thuyết về các linh kiện và transistor MOS theo công nghệ CMOS,
biết cách sử dụng các công cụ hỗ trợ cho q trình thiết kế và mơ phỏng mạch tích hợp.
2. Nội dung thực hành
2.1. Sơ đồ mạch nguyên lý

Hình 1. Mạch phân cực cho NMOS

2.2. Các bước thực hành
Bước 1: Mở công cụ thiết kế Cadence, tiến hành tạo thư viện thiết kế (với tên là các kí
tự viết tắt của họ và tên sinh viên) liên kết với thư viện công nghệ “tsmc I3rf.
Bước 2: Tạo thiết kế có tên là ksmos (kiểu schematic) trong thy vién thiét kế đã tạo ra
trong bước 1, tiến hành lấy các linh kiện và vẽ mạch đúng với sơ đồ nguyên lý trong hình 1.
Bước 3: Thiết lập các giá trị: vgs và vds tương ứng 1,0 V và 0,2 V, tỉ số kích thước

W/L của MOS là 10 um/1 um. Tiến hành chạy mô phỏng mạch kiéu ‘DC Analysis’, xuat
ra dịng dién Tp (chon ouput cho mơ phỏng). Xác định trạng thái (ngắt dịng/tuyến tính/bão

hịa) và các tham số hoạt động của MOS (In, Vĩn, Vøs, Vps), từ đó xác định tham số truyền


TH TK Mạch tích hợp
đạt KPa = Uo.Cóx của transistor NMOS.

Bước 4: Tiến hành chạy mô phỏng mạch kiểu ‘DC Analysis’ két hop ‘Design variable’

là vds = 0— 5 V, xuất ra dòng Ip trong ‘output’ dé vẽ đường đặc tuyến của MOS. Ghi nhận
kết quả và đưa ra nhận xét về sự biến đổi của dòng điện Ip = f(Vps)|vas = const.

Bước 5: Sử dụng tác vu mé phong ‘Parametric analysis’ véi tham sé biến đồi là vgs =
0,8 — 2,0 V theo bước điện áp là 0,2 V để thực hiện khảo sát họ đặc tuyến của transistor
MOS.

Ghi nhận kết quả và xác định các tham số (Vas, Vps va Ip) cho điểm làm việc của

transistor MOS ở chế độ A.
3. Báo cáo thực hành

Báo cáo các kết quả đạt được và nêu nhận xét tuần tự theo các bước thực hành.


TH TK Mạch tích hợp
Bài thực hành số 2

MACH KHUECH DAI DON CMOS MAC KIEU CS
1. Mục đích - Yêu cầu
- Khao sat va tim hiéu đặc tính hoạt động của mạch khuếch đại đơn mắc kiểu CS: biết

cách tính toán và thiết lập chế độ hoạt động cho mạch khuếch đại dùng MOSFET, mô
phỏng và đánh giá kết quả ở các chế độ ‘DC analysis’ va ‘Transient’.
- Nắm vững cơ sở lý thuyết về các linh kiện và mạch khuếch đại dùng transistor MOS

theo công nghệ CMOS, biết cách sử dụng các cơng cụ hỗ trợ cho q trình thiết kế và mơ
phỏng mạch tích hợp.
2. Nội dung thực hành
2.1. Sơ đồ mạch nguyên lý

Hình 1. Mạch khuếch đại đơn mắc kiểu CS
2.2. Các bước thực hành
Bước 1: Mở cơng cụ thiết kế Cadence, tạo thiết kế có tên là kdes (kiểu schematic) trong

thư viện thiết kế đã tạo ra trong bước I (bài thực hành số 1), tiễn hành lây các linh kiện và
vẽ mạch đúng theo sơ đồ nguyên lý trong hình 1.
Bước 2: Thiết lập giá trị của các linh kiện đúng theo sơ đồ nguyên lý trong hình 1, tiễn

hành thiết lập và chạy mơ phỏng mạch kiểu “DC Analysis" với tùy chọn xuất ra (hiển thị
két qua - ouput) dong Ip. Ghi nhận các tham số về dòng điện và điện áp của transistor MOS,
nhận xét về trang thai (linear/saturation) va chế độ khuếch đại của transistor MOS.

TH TK Mạch tích hợp
Bước 3: Tính tốn và thay đổi giá trị của các linh kiện trong mạch dé dam bao transistor

MOS được phân cực hoạt động khuếch đại ở chế độ A (Ip = 30 uA, Vps = 2,5 V). Tiến
hành kiểm tra kết quả thông qua mô phỏng tương tự bước 2.

Bước 4: Thiết lập nguồn xoay chiều (sine) tại đầu vào với biên độ 0,1 V, tần số 1 KHz,
độ lệch điện áp DC là 0 V. Thiết lập m6 phong ‘Transient’ voi ty chon t = 1 ms và xuất

ra kết quả mô phỏng là VO (điện áp tại đầu ra) và VI (điện áp tại đầu vào). Ghi nhận kết
quả về dạng sóng biên độ của các tín hiệu, nhận xét về pha và biên độ giữa các tín hiệu.
Bước 5: Lặp lại bước 4 với nguồn xoay chiéu ‘sine’ tai dau vào có biên độ 0,1 V, tan

số 1 MHz, độ lệch điện áp DC là 0 V, thiết lập mô phỏng với t = 0,1 ms. Ghi nhận kết quả
mô phỏng, đối sánh với kết quả của bước 4 và đưa ra nhận xét.
3. Báo cáo thực hành

Báo cáo các kết quả đạt được và nêu nhận xét tuần tự theo các bước thực hành.


TH TK Mạch tích hợp
Bài thực hành số 3

MẠCH KHUÉCH ĐẠI VI SAI CMOS VỚI TẢI
KIỂU CẤU TRÚC GƯƠNG DÒNG ĐIỆN

1. Mục đích - u cầu
- Khảo sát và tìm hiểu đặc tính hoạt động của mạch khuếch đại vi sai CMOS: biết cách

tính tốn và thiết lập chế độ hoạt động cho mạch khuếch đại, mô phỏng và đánh giá kết
quả ở các chế độ ‘DC analysis’, ‘Transient’ va ‘AC analysis’.
- Nắm vững cơ sở lý thuyết về các linh kiện và mạch khuéch dai ding transistor MOS
theo công nghệ CMOS, biết cách sử dụng các công cụ hỗ trợ cho q trình thiết kế và mơ
phỏng mạch tích hợp.

2. Nội dung thực hành

2.1. Sơ đồ mạch nguyên lý

Hình 1. Mạch vi sai với tải kiểu gương dòng điện

2.2. Các bước thực hành

Bước 1: Mở công cụ thiết kế Cadence, tạo thiết kế có tên là kdvs (kiểu schematic) trong
thư viện thiết kế đã tạo ra trong bước I (bài thực hành số 1), tiến hành lấy các linh kiện và
vẽ mạch đúng theo sơ đồ nguyên lý trong hình 1.


TH TK Mạch tích hợp
Bước 2: Thiết lập giá trị của các linh kiện đúng theo sơ đồ nguyên lý trong hình 1, tiến
hành thiết lập và chạy mơ phỏng mạch kiểu “DC Analysis” với tùy chọn xuất ra (hiển thị
kết quả - ouput) dong Ip cua transistor Ms. Kiểm tra trạng thái hoạt động của các transistor
MOS, kiểm tra điều kiện cân bằng ở chế độ DC của mạch khuếch dai va đưa ra nhận xét.
Bước 3: Tính tốn va thay đổi giá trị của các linh kiện trong mạch (Ro, Ms và M:) để

đảm bảo nguồn dòng Ms hoạt động ở chế độ bão hòa với dong Ip = 40 uA. Tiến hành kiểm
tra thông qua mô phỏng “DC analysis' và đưa ra nhận xét về kết quả đạt được.
Bước 4: Thiết lập nguồn xoay chiều (sine) tại đầu vào với biên dé 0,1 V, tan sé 1 KHz,

độ lệch điện áp DC là 0 V. Thiết lập mô phỏng “Transient” với tùy chọn t= 1 ms và xuất
ra kết quá mô phỏng là VO (điện áp tại đầu ra) và VI (điện áp vào: VII — VI2). Ghi nhận

kết quả về dạng sóng biên độ của các tín hiệu, nhận xét về pha và biên độ giữa các tín hiệu.
Bước 5: Thiết lập nguồn xoay chiều tại đầu vào với biên độ 0,1 V, tần số là biến FV,
độ lệch điện áp DC và pha là 0 V và 0°. Thiết lập mô phỏng “AC analysis` với tùy chọn

‘Design variable’ 14 FV = 0 — 10 GHz va xuất ra kết quả mô phỏng là VO/VI. Ghi nhận
kết quả về đặc tuyến tần số của mạch, chuyển kết quả sang dạng [đB20] và xác định dải
tần hoạt động của mạch khuếch dai vi sai.

3. Báo cáo thực hành
Báo cáo các kết quả đạt được và nêu nhận xét tuần tự theo các bước thực hành.


TH TK Mạch tích hợp
Bài thực hành số 4

MẠCH LOGIC CMOS - CONG ĐẢO
PHẢNI

(Schematic, Symbol, Prelayout simulation)

1. Mục đích - u cầu

- Thiết kế và tìm hiểu đặc tính hoạt động của mạch logic đảo: thiết kế mạch nguyên lý
(schematic), ký hiệu (symbol) và mơ phỏng đặc tính của mạch (prelayout simulation) dựa
trên mô phỏng “DC analysis`, “Transient”.
- Nắm vững cơ sở lý thuyết về các linh kiện và mach logic ding transistor MOS theo công

nghệ CMOS, biết cách sử dụng các cơng cụ hỗ trợ cho q trình thiết kế, mơ phỏng và
đánh giá kết quả của mạch tích hợp.
2. Nội dung thực hành
2.1. Sơ đồ mạch nguyên lý

(b)

(a)

(c)
Hinh 1. Mach logic dao CMOS (inverter)

2.2. Các bước thực hành

Bước 1: Mở công cụ thiết kế Cadence, tạo thiết kế có tên là Igd (kiểu schematic) trong
thư viện thiết kế đã tạo ra trong bước I (bài thực hành số 1), tién hành lây các linh kiện và
7


TH TK Mạch tích hợp
vẽ mạch đúng theo so đồ nguyên lý trong hinh 1 (a).
Bước 2: Thiết lập giá trị kích thước của các transistor MOS và tạo cdc chan ‘pin’ ding

đặc tính theo sơ đồ nguyên lý trong hình 1(a). Kiểm tra tính đúng dan và lưu mạch đã thiết kế.
Bước 3: Tương tự bước |, tao thiết kế có tên là Igd (kiểu symbol) trong thư viện thiết
kế đã tạo ra trong bước 1 (bài thực hành số 1). Tiền hành tạo ký hiệu (hình 1.(b)) cho mạch
logic đảo đúng về thuộc tính các pin theo sơ đồ mạch nguyên lý. Kiểm tra tính đúng đắn

về thuộc tính giữa mạch với ký hiệu và lưu mạch đã thiết kế.
Bước 4: Tương tự bước 1, tạo thiết kế có tên là lgd_ sim (kiểu schematic) trong thư viện

thiết kế đã tạo ra ở bài thực hành số I. Tiến hành lấy các linh kiện và vẽ mạch đúng theo

sơ đồ nguyên lý trong hình 1(e), thiết lập nguồn tín hiệu vào V1 là nguồn DC với giá trị
điện áp là biến vdc.
Bước 5: Thiết lập kiều mô phỏng là ‘DC Analysis’ két hop ‘Design variable’ la vde =
0—5 V, tiy chon đầu ra (output) của mô phỏng là dịng điện Ivo và các tín hiệu điện 4p VO
và VI. Chạy mô phỏng và ghi nhận kết quả, xác định điện áp chuyển mạch của mạch logic.
Bước 6: Thiết lập nguồn tín hiệu vào VI là xung vng với biên độ Up.„= 5 V, chu kỳ

T= 1 ms (hệ số lấp đầy xung là 0,5). Thiết lập mô phỏng “Transient” với tủy chọn t = 10
ms và tủy chọn dau ra (output) của mô phỏng là dong điện Ivo và các tín hiệu điện áp VO

và VI. Chạy mơ phỏng và ghi nhận kết quả, nhận xét về dòng điện cũng như công suất tiêu
thụ của mạch logic.
3. Báo cáo thực hành
Báo cáo các kết quả đạt được và nêu nhận xét tuần tự theo các bước thực hành.


TH TK Mạch tích hợp
Bài thực hành số 5
MẠCH LOGIC CMOS - CĨNG ĐẢO
PHAN

II (Layout, Verify, Postlayout simulation)

1. Mục đích - Yêu cầu
- Thiết kế mạch layout và xác minh tính đúng đắn của mạch logic đảo theo cơng nghệ
CMOS: thiét ké mạch layout (layout), xác minh mach layout (verify) và mơ phỏng đặc tính
cua mach (postlayout simulation) dua trén m6 phong ‘Transient’.
- Nắm vững cơ sở lý thuyết về các linh kiện va mach logic ding transistor MOS theo

công nghệ CMOS, biết cách sử dụng các công cụ hỗ trợ cho q trình thiết kế, mơ phỏng
và đánh giá kết quả của mạch tích hợp.
2. Nội dung thực hành
2.1. So dé mach (Schematic — Layout)

(a)

(b)

Hinh 1. Mach nguyén ly và mach layout cia công logic đảo

2.2. Các bước thực hành

Bước 1: Mở công cụ thiết kế Cadence, tạo thiết kế có tên là Igd (kiểu layout) trong thư
viện thiết kế đã tạo ra trong bài thực hành số 1. Tiến hành đối chiếu mạch nguyên lý, lấy
9


TH TK Mạch tích hợp
các transistor MOS dang layout và thiết lập kích thước theo đúng mạch trong hình 1(a).
Bước 2: Trên cơ sở cấu trúc các phân lớp (layer) của transtor MOS: các cực S, D và B

đã được kết nói với phân lớp “metal 1', cực G đã được kết nối với phân lớp ‘poly’. Vẽ
mạch layout theo phân lớp nào thì chọn trên cửa số LSW và tiến hành vẽ đường layout.
- Thực hiện mạch layout cho cực S-B của transistor M0 kết nối VDD theo cấu trúc phân

lớp: metal I (S-B) - cont mI_m2 - metal 2 (VDD).
- Thực hiện mạch layout cho cực S-B của transistor MI kết nối GND theo cấu trúc phân
lớp: metal 1 (S-B) - cont ml_m2 - metal 2 (GND).

- Thực hiện mạch layout cho cực G của transistor M0 kết nối với G của MI theo cấu

trúc phân lớp: contp_ml

- metal I (GI-G2) - cont ml_m2 - metal 2 (VI).

- Thực hiện mạch layout cho cực D của transistor M0 kết nối với D của MI theo cầu
trúc phân lớp: metal 1 (D1-D2) - cont ml_ m2 - metal 2 (VO).

Bước 3: Chạy 'Run DRC' để xác minh mạch layout đúng với quy tắc (rule) thiết kế
của thư viện công nghệ CMOS

và nhận thơng báo khi có lỗi. Đọc thơng tin lỗi để hiệu

chỉnh các tham số về “khoảng cách, chiều đải, độ rộng” trên mạch layout cho phù hợp.
Bước 4: Sau khi hoàn thành xác minh DRC, tiễn hành tạo chân (pin) VI, VO, VDD

và

GND cho mạch layout có thuộc tính đúng với mạch nguyên ly da thiét ké. Chay ‘Run LVS’
để xác minh tính đúng đắn giữa mạch layout và mạch nguyên lý, khi nhận được thông báo
‘correct’ 1a qua trinh xác minh hồn thành (nếu có lỗi thì phải kiểm tra và hiệu chỉnh).
Bước 5: Chạy “Run PEX' dé trích xuất các tham số ky sinh (R, C) của mạch layout.

Ngay khi hoàn thành tác vụ, một định dạng có tên “calibre” được gắn liền với thiết kế Igd.
Bước 6: Tạo thiết kế với tên lgd_ sim (kiểu config), cửa số config xuất hiện và tiếp tục
chọn mở thiết kế mô phỏng lgd_ sim (kiểu schematic) đã tạo trong bài thực hành số 4 dé
chuẩn bị quá trình mơ phỏng cho mạch logic đảo.

Bước 7: Tiến hành mô phỏng tương tự bước 6 trong bài thực hành số 4. Sau khi hoàn

thành và hiển thị kết quả mô phỏng mạch nguyên lý (prelayout simulation) của thiết kế Igd,

thay đổi tùy chọn bên cửa số config (thiết kế lgd kiểu schematic sang Igd kiểu calibre) và
chạy lại mô phỏng để nhận được kết quả mô phỏng (postlayout simulation) của mạch logic
đảo sau layout. Quan sát kết quả của các lần mô phỏng và đưa ra nhận xét.
3. Báo cáo thực hành

Báo cáo các kết quả đạt được và nêu nhận xét tuần tự theo các bước thực hành.
10