Kiến trúc máy tính báo cáo đề tài dram và mô phỏng dramsim2

<span class="text_page_counter">Trang 1</span><div class="page_container" data-page="1">

<small>TRƯỜNG ĐẠI HỌC</small>

<small>SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINHHCMC University of Technology and Education</small>

</div><span class="text_page_counter">Trang 2</span><div class="page_container" data-page="2">

1.5 Phân loại DRAM...8

1.6 Ưu điểm và Nhược điểm của DRAM... 11

CHƯƠNG 2: CẤU TRÚC CỦA DRAM... 13

4.2 Kết quả mô phỏng DRAMSim2...28

TÀI LIỆU THAM KHẢO, LƯU Ý...32

BẢNG PHÂN CƠNG VÀ HỒN THÀNH CƠNG VIỆC... 33

</div><span class="text_page_counter">Trang 3</span><div class="page_container" data-page="3">

CHƯƠNG 1: TỔNG QUAN VỀDRAM 1.1 Định nghĩa

Bộ nhớ truy cập ngẫu nhiên động (DRAM) là một loại bộ nhớ bán dẫn ngẫu nhiên lưu trữ từng bit dữ liệu trong một ô nhớ bao gồm một tụ điện nhỏ và một bóng bán dẫn, cả hai thường dựa trên công nghệ bán dẫn oxit kim loại (MOS).

DRAM thường có dạng chip mạch tích hợp, có thể chứa hàng chục đến hàng tỷ tế bào bộ nhớ DRAM. Chip DRAM được sử dụng rộng rãi trong các thiết bị điện tử kỹ thuật, những nơi yêu cầu bộ nhớ máy tính dung lượng cao và chi phí thấp. Một trong những ứng dụng lớn nhất cho DRAM là bộ nhớ chính (tạm gọi là "RAM") trong các máy tính và card đồ họa hiện đại (trong đó "bộ nhớ chính" được gọi là bộ nhớ đồ họa). Nó cũng được sử dụng trong nhiều thiết bị cầm tay và máy chơi game video. Ngược lại, SRAM, nhanh hơn và đắt hơn DRAM, thường được sử dụng khi mà ở đó tốc độ là mối quan tâm lớn hơn chi phí và kích thước, chẳng hạn như bộ nhớ đệm trong bộ xử lý.

Do cần một hệ thống để thực hiện làm mới, DRAM có các yêu cầu về mạch và thời gian phức tạp hơn SRAM, nhưng nó được sử dụng rộng rãi hơn nhiều. Ưu điểm của DRAM là sự đơn giản về cấu trúc của các ô nhớ của nó: chỉ cần một bóng bán dẫn và tụ điện cho mỗi bit, so với bốn hoặc sáu bóng bán dẫn trong SRAM. Điều này cho phép DRAM đạt được mật độ rất cao, làm cho DRAM rẻ hơn nhiều trên mỗi bit. Các bóng bán dẫn và tụ điện được sử dụng là cực kỳ nhỏ; với một chip bộ nhớ duy nhất có thể chứa đến hàng tỷ cái . Do tính chất động của các ô nhớ, DRAM tiêu thụ một lượng điện năng tương đối lớn, với các cách khác nhau để quản lý mức tiêu thụ năng lượng.

</div><span class="text_page_counter">Trang 4</span><div class="page_container" data-page="4">

1.2 Tổ chức hệ thống DRAM

Hình 1.2

JEDEC - tổ chức bộ nhớ kiểu bus . Hình 1.2 cho thấy một hệ thống của bộ điều khiển bộ nhớ và hai mô-đun bộ nhớ với bus dữ liệu 16 bit và địa chỉ 8 bit và bus lệnh.

</div><span class="text_page_counter">Trang 5</span><div class="page_container" data-page="5">

Hình 1.3

Một tế bào Dram bao gồm một tụ điện được kết nối bởi một bóng bán dẫn thơng qua dịng bit (hoặc dòng chữ số hoặc dòng cột). Dòng chữ số (hoặc dịng cột) được kết nối với vơ số ô được sắp xếp trong một cột. Dòng từ (hoặc dịng hàng) cũng được kết nối với vơ số ơ, nhưng được sắp xếp thành một hàng. Nếu dòng từ được xác định, thì bóng bán dẫn T1 trong Hình 1 được mở và tụ C1 được kết nối với dịng bit.

Tế bào bộ nhớ DRAM lưu trữ thơng tin nhị phân dưới dạng điện tích được lưu trữ trên tụ điện. Nút chung của tụ điện bị sai lệch khoảng tại VCC / 2. Do đó, tế bào chứa điện tích Q = ± VCC / 2 • Ccell, nếu điện dung của tụ điện là Ccell. Điện tích là Q = + VCC / 2 • Ccell nếu ơ lưu trữ 1, nếu khơng thì điện tích là Q = -VCC / 2 • Ccell. Các dịng rị khác nhau sẽ từ từ loại bỏ điện tích, làm cho hoạt động làm mới là không thể tránh khỏi.

Nếu chúng ta mở bóng bán dẫn thơng qua bằng cách u cầu dịng từ, thì điện tích sẽ tiêu tan trên dòng chữ số, dẫn đến thay đổi điện áp. Sự thay đổi điện áp được đưa ra bởi (Vsignal quan sát sự thay đổi điện áp trong dòng chữ số, Ccell điện dung của tụ điện tế bào DRAM và Cline điện dung của dòng chữ số

Vsignal = Vcell • Ccell • (Ccell + Cline) -1

</div><span class="text_page_counter">Trang 6</span><div class="page_container" data-page="6">

Cline = 300fF và Ccell = 50fF. Điều này dẫn đến cường độ tín hiệu là 235 mV. Khi một ơ DRAM được truy cập, nó chia sẻ điện tích của nó với dịng chữ số.

Hình 1.4

</div><span class="text_page_counter">Trang 7</span><div class="page_container" data-page="7">

1.3 Vai trị của DRAM

Hình 1.5minh họa vị trí của DRAM trong một mơ hình PC. Một thiết bị DRAM riêng lẻ thường kết nối gián tiếp với CPU (tức là bộ vi xử lý) thông qua bộ điều khiển bộ nhớ.

Hình 1.5

Nhờ tăng dung lượng máy chủ và các cơng nghệ bộ nhớ đệm tinh vi, DRAM có thể phục vụ như một tầng trong cơ sở hạ tầng lưu trữ. Ngay cả phần cứng máy chủ tầm trung thường có khả năng chứa hơn 1TB DRAM và trong khi 1TB đó có thể tốn gấp 3 đến 5 lần so với lưu trữ flash, khả năng hiệu suất của nó rất hấp dẫn. Ngồi ra, khu vực lưu trữ này có thể truy cập trực tiếp qua khe CPU, do đó tạo ra độ trễ thấp nhất có thể.

</div><span class="text_page_counter">Trang 8</span><div class="page_container" data-page="8">

1.4 Nguyên tắc hoạt động

DRAM thường được sắp xếp trong một mảng hình chữ nhật của các ơ lưu trữ điện tích bao gồm một tụ điện và bóng bán dẫn trên mỗi bit dữ liệu. Một số ma trận DRAM có hàng ngàn ơ có chiều cao và chiều rộng.

Các đường ngang dài kết nối mỗi hàng được gọi là dòng từ. Mỗi cột của các ơ được tạo thành từ hai dịng bit, mỗi dịng được kết nối với mọi ơ lưu trữ khác trong cột. Chúng thường được gọi là các dòng bit "+" và "-".

Bộ khuếch đại cảm giác về cơ bản là một cặp biến tần được kết nối chéo giữa các dòng bit. Biến tần đầu tiên được kết nối với đầu vào từ + line và đầu ra đến - bit-line. Đầu vào của biến tần thứ hai là từ - bit-line với đầu ra đến + bit-bit-line. Điều này dẫn đến phản hồi tích cực ổn định sau khi một dịng hồn tồn ở mức điện áp cao nhất và dòng bit khác ở mức điện áp thấp nhất có thể.

Hoạt động để đọc một bit dữ liệu lưu trữ DRAM . Các bộ khuếch đại cảm giác bị ngắt kết nối.

Các dòng bit được nạp lại với điện áp chính xác bằng nhau ở giữa mức logic cao và thấp (ví dụ: 0,5 V nếu hai mức là 0 và 1 V). Các đường bit đối xứng vật lý để giữ điện dung bằng nhau, và do đó tại thời điểm này điện áp của chúng bằng nhau.

Mạch nạp điện bị tắt. Bởi vì các dịng bit tương đối dài, chúng có đủ điện dung để duy trì điện áp được sạc trong một thời gian ngắn. Đây là một ví dụ về logic động .

Dịng từ của hàng sau đó được điều khiển cao để kết nối tụ lưu trữ của một phần tử với dịng bit của nó. Điều này làm cho bóng bán dẫn tiến hành, chuyển điện tích từ ơ lưu trữ sang đường bit được kết nối (nếu giá trị được lưu là 1) hoặc từ đường bit được kết nối đến ô lưu trữ (nếu giá trị được lưu là 0). Do điện dung của dòng bit thường cao hơn nhiều so với điện dung của ô lưu trữ, nên điện áp trên dòng bit tăng

</div><span class="text_page_counter">Trang 9</span><div class="page_container" data-page="9">

rất nhẹ nếu tụ điện của phần tử lưu trữ bị phóng điện và giảm rất ít nếu phần tử lưu trữ được sạc (ví dụ: 0,54 và 0,45 V trong hai trường hợp). Vì các dịng bit khác giữ 0,50 V, có sự chênh lệch điện áp nhỏ giữa hai dòng bit xoắn.

Các bộ khuếch đại cảm giác (sense-amplifier) hiện được kết nối với các cặp bit-line. Sau đó phản hồi tích cực xảy ra từ các bộ biến tần được kết nối chéo, do đó khuếch đại chênh lệch điện áp nhỏ giữa các dòng bit lẻ và chẵn của một cột cụ thể cho đến khi một dịng bit hồn tồn ở điện áp thấp nhất và dòng kia ở điện áp cao tối đa. Khi điều này đã xảy ra, hàng là "mở" (dữ liệu ô mong muốn có sẵn).

Tất cả các ơ lưu trữ trong hàng mở được cảm nhận đồng thời và đầu ra bộ khuếch đại cảm giác được chốt. Sau đó, một địa chỉ cột sẽ chọn bit nào để kết nối với bus dữ liệu ngoài. Việc đọc các cột khác nhau trong cùng một hàng có thể được thực hiện mà khơng có độ trễ mở hàng bởi vì, đối với hàng mở, tất cả dữ liệu đã được cảm nhận và chốt.

Trong khi việc đọc các cột trong một hàng mở đang diễn ra, dòng điện sẽ chảy ngược dòng bit từ đầu ra của bộ khuếch đại cảm giác và sạc lại các ô lưu trữ. Điều này củng cố (tức là "làm mới") điện tích trong ơ lưu trữ bằng cách tăng điện áp trong tụ lưu trữ nếu nó được sạc để bắt đầu hoặc bằng cách giữ cho nó được xả nếu trống. Lưu ý rằng do độ dài của các dịng bit, có độ trễ lan truyền khá dài để điện tích được chuyển trở lại tụ điện của phần tử. Điều này cần thời gian đáng kể sau khi kết thúc khuếch đại cảm giác, và do đó trùng lặp với một hoặc nhiều lần đọc cột.

Khi thực hiện với việc đọc tất cả các cột trong hàng mở hiện tại, dòng từ bị tắt để ngắt kết nối các tụ điện lưu trữ (hàng được "đóng") khỏi các dịng bit. Bộ khuếch đại cảm giác bị tắt và các dòng bit được sạc lại.

</div><span class="text_page_counter">Trang 10</span><div class="page_container" data-page="10">

1.5 Phân loại DRAM

Khi nhìn vào chính cơng nghệ bộ nhớ, có rất nhiều loại DRAM khác nhau. Các loại DRAM chính được tóm tắt dưới đây:

DRAM không đồng bộ: DRAM không đồng bộ là loại DRAM cơ bản mà tất cả các loại khác dựa trên. DRAM khơng đồng bộ có các kết nối cho nguồn, địa chỉ đầu vào và đường dữ liệu hai chiều.

Mặc dù loại DRAM này không đồng bộ, hệ thống được điều hành bởi bộ điều khiển bộ nhớ có xung nhịp và điều này giới hạn tốc độ của hệ thống thành bội số của tốc độ xung nhịp.

Có nhiều loại DRAM khơng đồng bộ khác nhau : RAS chỉ làm mới, ROR: Đây là loại DRAM không đồng bộ cổ điển và được làm mới bằng cách lần lượt mở từng hàng. Các chu kỳ làm mới được trải đều trên toàn bộ khoảng thời gian làm mới. Một bộ đếm bên ngoài là cần thiết để làm mới các hàng liên tục.

CAS trước khi làm mới RAS, CBR: Để giảm mức độ mạch ngoài, bộ đếm cần thiết cho việc làm mới đã được tích hợp vào chip chính. Đây trở thành định dạng chuẩn để làm mới DRAM khơng đồng bộ. (Đây cũng là hình thức duy nhất thường được sử dụng với SDRAM).

FPM DRAM: DRAM FPM hoặc DRAM Chế độ trang nhanh được thiết kế để nhanh hơn các loại DRAM thông thường. Do đó, đây là loại DRAM chính được sử dụng trong PC, mặc dù hiện tại nó đã lỗi thời vì nó chỉ có thể hỗ trợ tốc độ bus bộ nhớ lên tới khoảng 66 MHz.

EDO DRAM: DRAM dữ liệu mở rộng, EDO DRAM là một dạng DRAM cung cấp hiệu suất tăng so với DRAM FPM. Tuy nhiên, loại DRAM này vẫn chỉ có thể hoạt động ở tốc độ lên tới khoảng 66 MHz.

</div><span class="text_page_counter">Trang 11</span><div class="page_container" data-page="11">

EDO DRAM đôi khi được gọi là DRAM chế độ Hyper Page vì nó là sự phát triển của loại DRAM của FPM mà nó mang nhiều điểm tương đồng. Loại DRAM EDO có tính năng bổ sung rằng có thể bắt đầu một chu kỳ truy cập mới trong khi đầu ra dữ liệu từ chu kỳ trước vẫn còn. Loại DRAM này đã bắt đầu xuất dữ liệu của nó trên cạnh xuống của dịng / CAS. Tuy nhiên, nó khơng ức chế đầu ra khi dịng / CAS tăng. Thay vào đó, nó giữ đầu ra hợp lệ cho đến khi / RAS không được xác nhận hoặc cạnh rơi / CAS mới chọn địa chỉ cột khác. Trong một số trường hợp, có thể thực hiện giao dịch bộ nhớ trong một chu kỳ đồng hồ hoặc cung cấp một cải tiến từ việc sử dụng ba chu kỳ đồng hồ thành hai tùy thuộc vào kịch bản và bộ nhớ được sử dụng.

Điều này cung cấp cơ hội để tăng đáng kể mức hiệu năng bộ nhớ trong khi cũng giảm chi phí.

BEDO DRAM: Burst EDO DRAM là một loại DRAM giúp cải thiện hiệu suất của DRAM EDO thẳng. Ưu điểm của loại BEDO DRAM là nó có thể xử lý bốn địa chỉ bộ nhớ trong một đợt tiết kiệm ba chu kỳ xung nhịp khi so sánh với bộ nhớ EDO. Điều này được thực hiện bằng cách thêm bộ đếm địa chỉ trên chip đếm địa chỉ tiếp theo.

BEDO DRAM cũng đã thêm một đường ống để cho phép chia chu kỳ truy cập trang thành hai thành phần: thành phần đầu tiên truy cập dữ liệu từ mảng bộ nhớ đến giai đoạn đầu ra, thành phần thứ hai đã đưa bus dữ liệu từ chốt này ở mức logic phù hợp.

Vì dữ liệu đã có trong bộ đệm đầu ra, nên thời gian truy cập nhanh hơn - cải thiện tới 50% so với EDO DRAM thông thường.

</div><span class="text_page_counter">Trang 12</span><div class="page_container" data-page="12">

BEDO DRAM cung cấp một cải tiến đáng kể so với các loại DRAM trước đó, nhưng vào thời điểm nó được giới thiệu, SDRAM đã được tung ra và chiếm lĩnh thị trường. Do đó, BEDO DRAM ít được sử dụng.

SDRAM: DRAM đồng bộ là một loại DRAM nhanh hơn nhiều so với các dạng RAM và DRAM thơng thường trước đây. Nó hoạt động ở chế độ đồng bộ, đồng bộ hóa với bus trong CPU.

RDRAM: Đây là Rambus DRAM - một loại DRAM được phát triển bởi Rambus Inc, rõ ràng lấy tên từ công ty. Nó là đối thủ cạnh tranh với SDRAM và DDR SDRAM và có thể hoạt động ở tốc độ nhanh hơn nhiều so với các phiên bản DRAM trước đây.

</div><span class="text_page_counter">Trang 13</span><div class="page_container" data-page="13">

1.6 Ưu điểm và nhược điểm DRAM

Thông tin sẽ bị mất dần trừ khi dữ liệu được nạp lại đều đặn Tốc độ hoạt động tương đối chậm

Bảng so sánh [1] CƠ SƠ

SO SÁNH

</div><span class="text_page_counter">Trang 14</span><div class="page_container" data-page="14">

6 transistors 1 transistor 2 transistors

Năng lượng tiêu thụ

</div><span class="text_page_counter">Trang 15</span><div class="page_container" data-page="15">

CHƯƠNG 2: CẤU TRÚC CỦA DRAM 2.1 DIMM, Channel và các thành phần khác

Figure 2.1

Figure 2.2 Figure 2.3

DIMM: DIMM (Dual In-line memory module) chứa CHIP ở cả hai mặt bao gồm một chuỗi của các mạch tích hợp DRAM. Các module này được dán lên một board mạch in.

</div><span class="text_page_counter">Trang 16</span><div class="page_container" data-page="16">

RANK: RANK nằm trong DIMM và một DIMM thì chứa hai RANK..

CHIP: CHIP thì nằm trong RANK, một rank có thể chứa nhiều CHIP. Bên trong CHIP thì có nhiều BANK.

BANK: BANK là mảng hai chiều gồm HÀNG (ROW) và CỘT (COLUMN) và được xem như là MẢNG BỘ NHỚ (MEMORY ARRAY).

Figure 2.4

2.2 Command

+Activate command: để mở HÀNG (ROW) và hàng đó được đưa vào ROW BUFFER. +Read/write command: ĐỌC/GHI cột ở trong ROW BUFFER.

</div><span class="text_page_counter">Trang 17</span><div class="page_container" data-page="17">

+Precharge command: để đóng HÀNG(ROW) và chuẩn bị BANK cho lần truy cập sau.

Figure 2.5

Khi nhìn sâu vào CHIP, ta có thể thấy được nhiều BANK. BANK chứa một mảng các hàng và cột. Các hàng và cột tạo nên mảng tế bào bộ nhớ.

Tổ chức của CHIP DRAM có một mạch gải mã hàng để giải mã địa chỉ hàng được gửi bằng bus điều khiển, và có row buffer giải mã hàng để giả mã địa chỉ hàng và sau đó là đệm dữ liệu.

</div><span class="text_page_counter">Trang 18</span><div class="page_container" data-page="18">

DRAM read operation [1]: bộ nhớ phải đọc một địa chỉ:(row 0, column 0). Bộ giải mã hàng giải mã một hàng cụ thể (row 0) được đề cập đến ở địa chỉ này. Sau đó, hàng cụ thể đó được đẩy vào row buffer vì thế nó được hiển thị trong row buffer, Tiếp theo, bộ nhớ có thể truy cập vào các cột được liên kết với row này. Ví dụ: đây là row 0, bộ nhớ có thể truy cập vào tất cả các column thuộc row này:

[Row, Column]=(0,0);(0,1)……

Nếu bộ nhớ truy cập vào một địa chỉ khác mà có row khác với row 0 như row 1, nó sẽ xảy ra xung đột (conflict) và lệnh precharge được thực thi để đóng row 0. Sau đó chu trình đọc của DRAM được lặp lại như trên.

Sau khi tất cả các column của row này được giải mã thì một địa chỉ cụ thể sẽ được gửi đến bus dữ liệu.

Row buffer: Cần được làm mới (refresh) theo chu kỳ. Tế bào DRAM dùng một tụ điện và lượng điện nạp trong tụ bị rò rỉ vì thế giá trị được trữ trong row buffer bị thay đổi. Bởi vì DRAM bị rị rỉ lượng điện nạp nên giá trị thì được lưu trong row buffer và sẽ được ghi (write) lại vào tế bào để sử dụng cho chu trình đọc tiếp theo. Nghĩa là, row buffer được dùng để lưu giá trị khi bộ nhớ truy cập đến một vị trí cụ thể sử dụng bộ giải mã hàng và cột.

</div><span class="text_page_counter">Trang 19</span><div class="page_container" data-page="19">

CHƯƠNG 3: MEMORY CONTROLER 3.1 Controller (BỘ ĐIỀU KHIỂN)

Trong các hệ thống máy tính, bộ điều khiển bộ nhớ là một phần của chipset cầu bắc xử lý nhiều bộ vi xử lý, đồng xử lý đồ họa, giao tiếp với chipset cầu nam (lần lượt, xử lý tất cả các chức năng I / O của hệ thống) , cũng như giao diện tới hệ thống DRAM.

Được thiết kế để giảm thiểu kích thước khn, giảm thiểu tiêu thụ năng lượng, tối đa hóa hiệu suất hệ thống, hoặc đơn giản là đạt được sự thỏa hiệp tối ưu hợp lý của các mục tiêu thiết kế xung đột.

Chức năng của bộ điều khiển bộ nhớ DRAM là quản lý luồng dữ liệu vào và ra khỏi các thiết bị DRAM được kết nối với bộ điều khiển DRAM đó trong hệ thống bộ nhớ. Giao thức truy cập DRAM xác định giao thức giao diện giữa bộ điều khiển bộ nhớ DRAM và hệ thống các thiết bị DRAM.

HÌNH 3.1

</div><span class="text_page_counter">Trang 20</span><div class="page_container" data-page="20">

3.2 Row-buffer management policies Chính sách quản lý Row- buffer 3.2.1Open-PageRow-BufferManagementPolicy

Chính sách quản lý Open-PageRow-Buffer

Chính sách quản lý open-page row-buffer được thiết kế để ưu tiên truy cập bộ nhớ vào cùng một hàng bộ nhớ bằng cách giữ cho bộ khuếch đại cảm giác mở và giữ một hàng dữ liệu để sẵn sàng truy cập. Khi một hàng dữ liệu được đưa đến mảng của các bộ khuếch đại cảm giác trong một bank của DRAM, các cột khác nhau của cùng một hàng có thể được truy cập lại với độ trễ tối thiểu của tCAS. Trong trường hợp truy cập đọc bộ nhớ khác được thực hiện vào cùng hàng, việc truy cập bộ nhớ đó có thể xảy ra với độ trễ tối thiểu do hàng đã hoạt động trong bộ khuếch đại cảm giác và chỉ cần một lệnh truy cập cột để di chuyển dữ liệu từbộ khuếch đại (SENSE-AMPLIFIER) sang bộ điều khiển bộ nhớ.

Tuy nhiên, trong trường hợp quyền truy cập vào một hàng khác nhau của cùng một bank, bộ điều khiển bộ nhớ trước tiên phải nạp ( điện tích) cho mảng DRAM, kích hoạt một hàng khác kích hoạt, sau đó thực hiện truy cập cột.

Chính sách open-page row-buffer thường được triển khai trong các hệ thống bộ nhớ của nền tảng số lượng bộ xử lý thấp

3.2.2 Close-PageRow-Buffer-ManagementPolicy Chính sách quản lý Close-PageRow-Buffer

Chính sách quản lý Close-Page Row-Buffer được thiết kế để ưu tiên truy cập vào các vị trí ngẫu nhiên trong bộ nhớ và hỗ trợ tối ưu các mẫu yêu cầu bộ nhớ với mức độ địa phương truy cập thấp.

Xác suất trúng hàng giảm và khả năng xung đột bank gia tăng trong các hệ thống, đạt đỉnh điểm của các loại trong đó chính sách close-page cung cấp hiệu suất tốt hơn cho hệ thống máy tính.

Chính sách close-page thường được triển khai trong các hệ thống bộ nhớ của các nền tảng số lượng bộ xử lý lớn hơn là trong các hệ thống lớn, việc xen kẽ các chuỗi yêu cầu bộ nhớ từ nhiều bối cảnh luồng, đồng thời, làm giảm vị trí của chuỗi truy cập bộ nhớ kết quả.

</div>