Chương 3: Mạch logic tổ hợp pot

9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 1
Chương 3: Mạch logic tổ hợp
I. Đặc điểm cơ bản và phương pháp thiết kế mạch logic
tổ hợp
II. Bộ mã hóa
III. Bộ giải mã
IV. Bộ so sánh
V. Bộ cộng
VI. Bộ chọn kênh
VII.Bộ nhớ Rom
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 2
I. Đặc điểm cơ bản và phương pháp
thiết kế mạch logic tổ hợp
1. Đặc điểm cơ bản
– Tín hiệu đầu ra của mạch tại thời điểm bất kỳ chỉ phụ
thuộc vào tổ hợp giá trị tín hiệu vào ở thời điểm đó
– Mạch logic tổ hợp được xây dựng từ các mạch điện
cổng logic
M¹ch logic
tæ hîp
2
x


x
1
x
n
1
z
z

2
z
m
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 3
• Phương pháp biểu diễn
– Hàm số logic
– Bảng chân lí
– Sơ đồ logic
– Bảng Các-nô
– Đồ thị dạng sóng theo thời gian
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 4
2. Phương pháp thiết kế mạch logic tổ hợp
Phân tích yêu cầu
Lập bảng chân lí
Tối thiểu hóa
Vẽ sơ đồ logic
Xác định các biến vào ra và
quan hệ giữa chúng
Dùng 0,1 để mô tả giá trị
biến đầu ra theo biến vào
Đơn giản hóa biểu thức
logic dùng bìa Các-nô
hoặc biến đổi
Mô tả biểu thức tối giản
bằng các cổng logic
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 5
II. Bộ mã hóa
1. Bộ mã hóa nhị phân
2. Bộ mã hóa nhị-thập phân
3. Bộ mã hóa ưu tiên

4. Một số mã thông dụng
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 6
Khái niệm
• Mã hoá là việc sử dụng kí hiệu để biểu thị
một đối tượng xác định hoặc một tín hiệu
xác định nào đó
• Bộ mã hoá là mạch điện thực hiện thao
tác mã hoá
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 7
1. Bộ mã hóa nhị phân
• Bộ mã hoá nhị phân là mạch điện dùng n bit để mã hoá
tín hiệu.
• Thiết kế bộ mã hóa nhị phân 3 bit (n=3)
- Tại mỗi thời điểm chỉ có một đầu vào tích cực
- Giá trị tổ hợp bít nhị phân đầu ra (CBA) cho biết số thứ tự đầu
vào tích cực
VD: y
2
tích cực =>CBA=(010)
2
=2 ,y
5
tích cực => CBA=(101)
2
=5
n
2N 
A
B
C

7
y
0
y

y
1
m· ho¸
Bé
cÇn
kÝ hiÖu
C¸c
m· ho¸
C¸c
bit
nhÞ
ph©n
m·
-Inputs: 8
-Outputs: 3
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 8
1. Bộ mã hóa nhị phân
C B A
y
67
y
5
y
4
y

3
y
2
y
1
y
y
7
6
y
y
4
5
y
y
2
3
y
1
y
ABC
0
y
0
1
0
1
0
1
0

11
1
0
0
1
1
0
00
0
0
0
1
1
1
1
BiÕn vµo
BiÕn ra
y
1
y
2
y
3
y
4
y
5
y
6
y

7
b)
a)
7
6
5
4
yyyyC 
7
632
yyyyB 
75
31
yyyyA 
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 9
2. Bộ mã hóa nhi-thập phân
(Decimal-to-BCD Encoder)
-Inputs: 10
-Outputs: 4
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 10
2. Bộ mã hóa nhi-thập phân
BCD
0
y
0
0
1
1
0
0

1
11
1
1
1
0
0
0
00
0
0
0
0
0
0
0
BiÕn vµo
BiÕn ra
y
1
y
2
y
3
y
4
y
5
y
6

y
7
1
0
1
0
1
0
1
0
A
0
1
9
y
8
y
1
1 0
0 0
0
a)
(0)
(1)
(2)
(3)
(4)
(5)
(6)
(7)

(8)
(9)
b)
y
1
y
3
2
y
y
5
4
y
y
6
7
y
y
1
y
2
y
3
y
4
y
5
y
7 6
y

ABC
8
y
y
9
8
y
9
y
D
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 11
2. Bộ mã hóa nhi-thập phân
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 12
3.Bộ mã hóa ưu tiên
• Các bộ mã hoá vừa xét , tại mỗi thời điểm chỉ có
một biến vào duy nhất ở trạng thái tích cực.
• Nhiều khi, cùng một lúc có thể có từ 2 biến vào
trở lên ở trạng thái tích cực;
=>Nên cần thiết phải có ưu tiên khi mã hoá.
Biến vào nào có mức ưu tiên cao hơn
được mã hoá trước.
Bộ mã hoá như vậy được gọi là bộ mã
hoá ưu tiên
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 13
3.Bộ mã hóa ưu tiên
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 14
Ví dụ
Keyboard
Encoder
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 15

4. Một số mã thông dụng
8421
0000
Lo¹i m·
Sè hÖ 10
0
1 0001
2 0010
3 0011
4 0100
5 0101
6 0110
7 0111
8 1000
9 1001 1100
1011
1010
1001
1000
0111
0110
0101
0100
0011
D 3 2421(A)
1111
1110
0111
0110
0101

0100
0011
0010
0001
0000 0000
0001
0010
0011
0100
1011
1100
1101
1110
1111
2421(B) 5211
1111
1101
1100
1001
1000
0111
0101
0100
0001
0000
Vßng
d 3
0010
0110
0111

0101
0100
1100
1101
1111
1110
1010 00001
00011
00111
01111
11111
11110
11100
11000
10000
00000
ph¶i
DÞch
Hình 4.9. Bảng các loại mã nhị- thập phân thông dụng
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 16
4. Một số mã thông dụng
01007
01016
01115
01104
00103
00112
00011
0
Sè hÖ 10

0000
M· Gray M· Gray
1100
Sè hÖ 10
8
9 1101
10 1111
11 1110
12 1010
13 1011
14 1001
15 1000
Hình 4.10. Bảng mã Gray
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 17
0 1 2 3 4 5 6 7
1
2
3
4
5
6
7
8
9
a
b
c
d
e
f

0
0 @< s p > p `
! 1 a q
" 2 b r
# 3 c s
$ 4 d t
% 5 e u
& 6 f v
' 7 g
x( 8 h
y) 9 i
z* : j
[+ ; {k
\, < |l
]- = }m
^. > ~n
-/ ? < D E L >o
W
a
yi
j z
sc
vf
h
g
x
W
e
d
u

t
b r
q
p
o
l
n
m
k
3 2 4 8 6 4 8 0 9 6 1 1 2
3 3 4 9 8 16 5 9 7 1 1 3
3 4 5 0 8 26 6 9 8 1 1 4
3 5 5 1 8 36 7 9 9 1 1 5
3 6 5 2 8 46 8 1 0 0 116
3 7 5 3 8 56 9 1 0 1 11 7
3 8 5 4 8 67 0 1 0 2 11 8
3 9 5 5 8 77 1 1 0 3 11 9
4 0 5 6 8 87 2 1 0 4 12 0
4 1 5 7 8 97 3 1 0 5 12 1
4 2 5 8 9 07 4 1 0 6 12 2
4 3 5 9 9 17 5 1 0 7 12 3
4 4 6 0 9 27 6 1 0 8 12 4
4 5 6 1 9 37 7 1 0 9 12 5
4 6 6 2 9 47 8 1 1 0 12 6
4 7 6 3 9 57 9 1 1 1 12 7
0 1 6
1 1 7
2 1 8
3 1 9
4 2 0

5 2 1
6 2 2
7 2 3
8 2 4
9 2 5
1 0 2 6
1 1 2 7
1 2 2 8
1 3 2 9
1 4 3 0
1 5 3 1
< N U L > < D L B >
< D C 1 >< S O H >
< D C 2 >< S t X >
< D C 3 >< E T X >
< D C 4 ?< B O T >
< N a K >< e n q >
< s y n >< a c k >
< e t b >< b b l >
< c a n >< b s >
< e m >< h t >
< s u b >< l f >
< e s c >< v t >
< f s >< f f >
< o s >< c r >
< r s >< s o >
< u s >< s i >
H×nh 4.11. B¶ng m· ASCII tiªu chuÈn
Bảng mã
ASCII tiêu chuẩn

9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 18
III. Bộ giải mã
1. Bộ giải mã nhị phân
2. Bộ giải mã nhị - thập phân
(BCD)
3. Bộ giải mã hiển thị ký tự
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 19
Khái niệm
• “A decoder is a digital circuit that detects the presence of
a specified combination of bits (code) on its inputs and
indicates the presence of that code by a specified output
level. In its general form, a decoder has n input lines to
handle n bits and from one to 2
n
output lines to indicate
the presence of one or more n-bit combinations.”
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 20
1. Bộ giải mã nhị phân
• Xét bộ giải mã nhị phân n=3 bít
– Inputs(3): C,B,A
– Outputs(8): y
0
,y
1
,y
2
,y
3
,y
4

,y
5
,y
6
,y
7
BiÕn ra
BiÕn vµo
1
1
1
1
0
0
0
0 0
0
1
1
0
0
1
1 1
0
1
0
1
0
1
0

C B A
0
y
y
1
y
2 3
y
4
y
5
y
6
y
7
y
1 0 0 0 0 0 0 0
00000010
00000100
00001000
00010000
00100000
01000000
10000000
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 21
1. Bộ giải mã nhị phân
C
B B
C
y

0
1
y
2
y
3
y
B
C
AA
A
y
4
5
y
6
y
7
y
A.B.Cy
0

.AB.Cy
1

A.B.Cy
2

.B.ACy
3


A.BC.y
4

.ABC.y
5

AC.B.y
6

C.B.Ay
7

.
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 22
1. Bộ giải mã nhị phân
CS1, CS2: Enable
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 23
Ví dụ
A simplified
computer 1/0 port
system with a port
address decoder
with only four
address lines
shown.
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 24
2.Bộ giải mã nhị – thập phân
(BCD-to-Decimal Decoder)
-Đầu ra tích cực ở mức 0

- Inputs: 4
- Outpus: 10
9/12/2010 3:09 PM Chương 4. Mạch logic tổ hợp 25
2.Bộ giải mã nhị – thập phân
0101
x x x x x x x x x x
10
11
12
13
14
15
0111111111
1 0 0 1
0001
1 1 1 1 1 1 1 1 0 1
1101111111
0 1 1 1
0110
1 1 1 1 1 1 0 1 1 1
1111011111
0 1 0 1
0010
1 1 1 1 0 1 1 1 1 1
1111110111
0 0 1 1
0100
1 1 0 1 1 1 1 1 1 1
1111111101
0

9
8
7
6
5
4
3
2
0
TT
0
1
y
1 1 1 1 1 1 1 1 10
0 0
0 0
0 1
0
y
1
y
2
y
3
y
4
y
5
y
6

y
7
y
8
y
9
xxxxxxxxxx
1 0 1 1
xxxxxxxxxx
1 1 0 0
xxxxxxxxxx
1 1 0 1
xxxxxxxxxx
1 1 1 0
xxxxxxxxxx
1 1 1 1
D C B A