KĨ THUẬT XUNG - SỐ, Chương 10 potx

1
Chương 10: CƠ SỞ ĐẠI SỐ LOGIC VÀ CÁC
PH
ẦN TỬ LOGIC CƠ BẢN
3.7.1.
C
ơ
số của đại số logic
a - Hệ tiên đề và
đ
ị
nh
lí
Đại số logic là phương tiện toán học để phân tích và tổng
hợp các hệ thống t
hi
ế
t
b
ị
và mạch số. Nó nghiên cứu các mối
liên hệ, (các phép tính cơ bản) giữa các
bi
ế
n
số trạng thái (biến
logic)
ch
ỉ
nhận một trong hai giá
tr

ị
"1" (có) hoặc ''0" (không có).
K
ế
t quả nghiên cứu này thể hiện là một hàm trạng thái cũng
nhận
ch
ỉ
các
tr
ị
số "0"
ho
ặ
c
"1”. Người ta xây dựng 3 phép tính
cơ bản giữa các biến logic đó là:
Phép phủ
đ
ị
nh
logic (đảo), là kí hiệu bằng dấu "-" phía trên kí
hiệu của
bi
ế
n
Phép cộng logic (tuyển), kí hiệu
bằng dấu "+" Phép' nhân logic
(hội), kí hiệu bằng dấu "."
Kết hợp với hai hằng số "O" và "1" có nhóm

các quy tắc sau: Nhóm 4 quy tắc của phép
cộng logic:
x + 0 = x, x + x = x
x + 1 = 1, x + x = 1 (3-
55) Nhóm 4 quy tắc của phép nhân logic
x . 0 = 0, x . x = x
x . 1 = x, x . x = 0 (3-
56) Nhóm hai quy tắc của phép phủ
đ
ị
nh
logic.
(
x) = x
(
x
)
= x (3-57)
Có thể minh họa tính hiển nhiên của các quy tắc trên qua ví
dụ các khóa
m
ạ
ch
điện nối song song (với phép cộng) và nối
tiếp (với phép nhân) và hằng số 1ứng
v
ớ
i
khóa thường đóng nối
mạch, "0" khóa thường mở ngắt

m
ạ
ch
.
- Tồn tại các đinh luật hoán
v
ị
,
kết hợp và phân bố trong đại số
2
logic với các phép cộng và nhân.
Luật hoán
v
ị
:
x + y = y + x; xy = yx (3-
58) Luật kết hợp: x + y + z = (x + y) + z = x + (y + z)
xyz = (xy)z = x(yz) (3-
59) Luật phân bố: x(y + z) = xy + xz (3-
60)
- xuất phát từ các quy tắc và luật trên có thể đưa ra một số đinh lí
thông dụng sau:
x . y + x y = x;
x(
x + y) = xy
x + xy = x; (x + y)(x + z) = x + yz
3
x(x + y) = x; x y + y = x + y (3-61)
Đị
nh

lí Đemorgan:
F
(
x
,
y
,
z
,
+
,.
)
=
F(x
,
y
,
z
, ,.,
+
)
Ví dụ:
(
x
+ y +
z
)
=
x.y.z
và

(
x
.
y
.
z
)
=
x
+
y
+
z
(3-62)
b - Hàm logic và cách biểu
diễn chúng
Có 3 cách biểu diễn hàm logic tương
đương nhau
- Biểu diễn giải tích với các kí hiệu hàm, biến và các phép tính
giữa chúng. Có hai dạng giải tích được sử dụng là dạng tuyển:
hàm được cho dưới dạng một tổng
c
ủ
a
các tích các biến và
dạng hội - dưới dạng một tích của các tổng các
bi
ế
n
.

Nếu mỗi số hạng trong dạng tuyển chứa đủ mặt các
biến ta gọi đó là
m
ộ
t mintec kí hiệu là m và có dạng tuyển đầy
đủ, tương tự với dạng hội đầy đủ là tích các maxtec (M).
Mỗi hàm logic có thể có vô số cách biểu diễn giải tích tương
đương ngoài hai dạng trên. Tuy nhiên,
ch
ỉ
tồn tại một cách biểu
diễn gọn nhất, tối ưu về số biến và
s
ố
số hạng hay thừa số và
được gọi là dạng tối thiểu. Việc tối thiểu hóa hàm logic, là
đ
ư
a
chúng từ một dạng bất kì về dạng đã tối thiểu, mang một ý nghĩa
kinh tế kĩ thuật
đ
ặ
c
biệt khi tổng hợp các mạch logic phức tạp. '
Ví dụ: Dạng tuyển đầy đủ F = x.y. z + xyz + x
y
z
: m
1

+ m
2
+ m
3
Dạng hội đầy đủ F = (x + y +
z)( x
+ y +
z
)(x + y +
z) = M
1
. M
2
.
M
3
- Biểu diễn hàm logic bằng bảng trạng thái trong đó liệt kê toàn
bộ số tổ hợp biến có thể có được và giá
tr
ị
hàm tương ứng với
mỗi tổ hợp đã
k
ể
.
Ví dụ: Với F(x, y, z) = x
y
z +
xy
z + x.y.z = m

1
+ m
6
+ m
7

(3-63)
3.7.2. Các phần
t
ử
logic
c
ơ
b
ả
n
Các phép toán cơ bản của đại số logic có thể được thực
hiện bằng các
m
ạ
ch
khóa điện tử (tranzito hoặc IC) đã nêu ở
4
phần 3.1. Nét đặc trưng nhất ở đây là hai mức điện thế cao
hoặc thấp của mạch khóa hoàn toàn cho một sự tương ứng đơn
tr
ị
với hai trạng thái của biến hay hàm logic. Nếu sự tương ứng
được quy ước là điện
th

ế
thấp -
tr
ị
''0'' và điện thế cao -
tr
ị
''1" ta
gọi đó là logic dương. Trong trường hợp
ng
ượ
c
lại, với quy ước
mức thế thấp
tr
ị
''1" và mức thế cao -
tr
ị
''0'', ta có logic âm. Để
đ
ơ
n
giản, trong chương này, chúng ta
ch
ỉ
xét với các logic
d
ươ
ng.

a - Phần tử phủ
đ
ị
nh
logic (phần tử
đảo - NO)
- Phần tử phủ
đ
ị
nh
có 1 đầu vào biết và 1 đầu ra thực hiện
hàm phủ
đ
ị
nh
logic: F
NO
= x (3-
70)
tức là F
NO
= 1 khi x = 0 hoặc ngược lại F
NO
= 0 khi x = 1.
Bảng trạng thái, kí hiệu quy
ước và giản đồ thời gian minh họa được cho trên hình
3.31a, b và c tương
ứ
ng.
5

X
F
NO
0 1
1 0
a)
x
t
F
N
O
b)
c)
t
Hình 3.31: Bảng trạng thái (a), ký hiệu (b), giản đồ của phần
tử NO (c)
Để thực hiện hàm F
NO
, có thể dùng một trong các sơ đồ
mạch khóa (tranzito hay IC) đã nêu ở 3.1.2 dựa trên tính chất đảo
pha của một tầng E
c
đối với tranzito hay
đ
ầ
u
vào N của IC thuật
toán. Mạch điện thực tế có phức tạp hơn để nâng cao khả
n
ă

ng
làm việc tin cậy và khả năng chính xác. Hình 3.32 đưa ra một
sơ đồ đảo kiểu TTL (Tranzito-Tranzito-Logic) hoàn thiện trong
một vỏ IC số. Mạch ra của sơ đồ gồm 2 tranzito T
3
và T
4
làm
việc ngược pha nhau (ở chế độ khóa) nhờ tín hiệu lấy trên các
l
ố
i
ra phân tải của T
2
. Mạch vào của sơ đồ dừng tranzito T
1
mắc
kiểu BC và tín hiệu vào (x) được đưa tới cực emitơ của T
1
thể
hiện là các xung điện áp cực tính dương (lúc x = 1) có biên độ
lớn hơn mức U
H
hoặc không có xung (lúc x = 0) điều khiển x
1
khóa (lúc x = 1) hay mở (lúc x = 0). Nghĩa là khi x = 0 T
1
mở,
điện thế U
c1

= U
B2
ở mức
th
ấ
p
là T
2
khóa, điều này làm T
3
khóa (vì U
E2
ở mức thấp) và T
4
mở (vì U
c2
ở mức cao),
k
ế
t
quả
là tại đầu ra, điện thế tại điểm A ở mức cao hay F
NO
= l. Nhờ T
4
mở mức thế tại A được nâng lên xấp
x
ỉ
nguồn +E (ưu điểm hơn
so với việc dùng một điện trở R

c3
) nên T
4
được gọi là tranzito
''kéo lên", điều này còn làm tăng khả năng
ch
ị
u
tải nhỏ hay
dòng lớn cho tầng ra. Khi x = 1, tình hình sẽ ngược lại T
1
khóa,
T
2
mở làm T
4
khóa và T
3
mở dẫn tới F
NO
= 0.
Nhận xét:
- Kết cấu mạch hình 3.32 không cho phép đấu chung các lối
ra của hai phần
t
ử
đảo kiểu song song nhau (3.32b) vì khi đó
nếu F
NO1
= 1 và F

N02
= 0 sẽ xảy ra
ng
ắ
n
mạch
T
4m
ạ
ch1
với
T
3m
ạ
ch2
hoặc ngược lại. Lúc đó cần sử dụng các phần tử NO
kiểu
đ
ể
hở colectơ T
3
(không có T4) và dùng điện trở R
c3
ở
mạch ngoài.
- Có thể kết cấu phần tử NO từ 1 cặp MOSFET kênh n
và kênh p (một
lo
ạ
i

thường mở và một loại thường khóa) như
hình 3.33. Khi x = 0 (U
vào
= 0) T
2
mở T
1
khóa U
a
= U
DD
hay
6
F
NO
= 1. Khi x = 1 (U
vào
=U
DD
) T
2
khóa T
1
mở U
ra
≈0 hay
F
NO
= 0.
F

AND
= x
1
x
2
x
3
x
n
(3-71)
7
Hình 3.32: Bộ đảo TTL có đầu ra hai trạng thái kết cấu dưới dạng
một vi mạch số
(a)
.
Kiểu mắc chung hai đầu ra cho hai
phần tử NO
b)
Hình 3.33: Sơ đồ NO kiểu
CM
OS
8
X
1
X
2
F
AND
0 0
0

0 1
0
1 0
0
1 1
1
Sơ đồ hình 3.33 được chế tạo theo công nghệ CMOS và có
ưu điểm căn bản là dòng tĩnh lối vào cũng như lối ra gần bằng 0.
b - Phần tử và (AND) là phần tử có nhiều đầu vào biến và một
đẩu ra thực hiện hàm nhân logic, tức là hàm F
AND
.
F
AND
= 1 khi và
ch
ỉ
khi tất cả các biến x
i
nhận tri 1
F
AND
= 0 khi ít nhất 1 trong các biến x
i
có
tr
ị
0
Bảng trạng thái, kí hiệu quy ước và giản đồ thời gian, minh
họa của F

AND
cho hình 3.34 (với n = 2).
Mạch điện thực hiện F
AND
loại đơn giản nhất dựa trên
các khóa điôt cho trên hình 3.35, bình thường khi x
1
= x
2
= 0
nhờ E qua phân áp R
1
R
2
có U
A
> 0 các điôt D
1
D
2
đều mở, điện áp ra ở mức thấp (cỡ bằng sụt áp thuận của
điôt) F
AND
= 0. Tình hình trên không thay đổi khi
ch
ỉ
x
1
= 0 hoặc
x

2
= 0.
a)
X
1
t
X
2
t
F
A
ND
t
Hình 3.34: Bảng trạng thái (a), ký hiệu (b), giản đồ của phần
tử AND (c)
Khi x
1
= x
2
= 1 (ứng với trạng thái các đầu vào có xung
vuông biên độ lớn
h
ơ
n
U
A
) các điôt đều khóa các nhánh đầu vào, lúc
đ
ó
U

A
=ER
2
/(R
1
+R
2
) ở thế cao F
AND
=1 (khi R
2
> > R
1
)
9
Lưu ý khi số lượng đầu vào nhiều hơn số biến, các đầu
vào không dùng
c
ầ
n
nối với +E để nhánh tương ứng tách khỏi
mạch (điôt khóa) tránh được nhiễu với các đầu khác đang làm
vi
ệ
c.
230
X
1
X
2

F
OR
0 0
0
0 1
1
1
a)
0
1
1 1
1
Hình 3.35: Sơ đồ nguyên lý mạch AND dựa trên
đ
iô
t
c - Phần tứ hoặc (OR) là phần tử có nhiều đầu vào biến, một
đầu ra thực hiện hàm cộng logic:
F
OR
= x
1
+x
2
+x
3
+ +x
n
(3-
72) F

OR
= 1 khi ít nhất một trong các biến x
i
nhận
tr
ị
1.
F
OR
= 0 khi tất cả các biến nhận
tr
ị
0: x
1
= x
n
= 0
X
1
t
X
2
t
b)
F
OR
t
c)
Hình 3.36: Bảng trạng thái (a) ký hiệu quy ước b) và giản đồ thời
231

gian (c) của phần t
ử
O
R
Bảng trạng thái kí hiệu quy ước và đồ
th
ị
thời gian minh
họa của F
OR
cho trên hình 3.36 (cho với n = 1). Có thể dùng
khóa điôt thực hiện hàm F
OR
(3-37). Bình
232
X
1
X
2
F
NAND
0 0
1
0 1
1
1
a)
0
1
1 1

0
thường khi x
1
= x
2
= 0 các điôt đều khóa trên R không có dòng
điện U
r
= 0. F
OR
= 0 khi ít nhất một đầu vào có xung dương
điôt tương ứng mở tạo dòng trên R do đó U
A
ở
mức cao hay
F
OR
=1. Khi số đầu vào nhiều hơn số biến, đầu vào không dùng
được
n
ố
i
đất để chống
nhi
ễ
u.
Hình 3.37: Sơ đồ nguyên lý mạch OR dùng
đ
iô
t

d - Phần tử và phủ
đ
ị
nh
(NAND) là phần tử nhiều đầu vào biến
một đầu ra thực
hi
ệ
n
hàm logic và - phủ
đ
ị
nh:
F
NA
ND
=
x
1
.x
2
.x
3
x
n
(3-73)
F
NAND
= 0 khi tất cả các đầu vào các biến có
tr

ị
1
F
NAND
= 1 trong các trường hợp còn
l
ạ
i.
Hình 3.38 đưa ra bảng trạng thái, kí hiệu quy ước và đồ
th
ị
thời
gian minh họa trong trường hợp n = 2.
X
1
t
X
2
t
b)
F
NA
233
ND
c)
t
Hình 3.38: Bảng trạng thái (a) ký hiệu quy ước b) và giản đồ thời
gian (c) của phần t
ử
N

A
N
D
234
- Cũng như các phần tử NO, OR, AND, có thể thực hiện phần
tử NAND bằng
nhi
ề
u
cách khác nhau dựa trên các công nghệ
chế tạo bán dẫn: loại điện trở tranzito - logic (RTL) loại điôt
tranzito - logic (DTL), loại tranzito - tranzito - logic (TTL) hay
công
ngh
ệ
CMOS.
Để minh họa, hình 3.39 đưa ra một phần tử NAND dựa trên
công nghệ TTL,
s
ử
dụng loại tranzito nhiều cực emitơ, có ưu
điểm là bảo đảm mức logic, tác động nhanh và khả năng tải
l
ớ
n.
Hình 3.39 : Nguyên lý xây dựng phần tử NAND loại TTL
Hình 3.40: Phần từ logic NAND TTL thực tế có đầu vào điều
235
khiển (loại 3 trạng thái
ra

ổn
đ
ị
nh)
236
Với mạch 3.39 khi tất cả các lối vào có điện áp cao (x
1
= x2 =
x
3
= 1) T
1
khóa U
CM
= U
B2
ở mức cao làm T
2
mở F
NAND
= 0. Nếu
ch
ỉ
một trong
các lối vào có mức điện áp
thấp tiếp giáp emitơ - bazơ tương ứng của T
1
mở làm mất dòng
I
B2

nên T
2
khóa: F
NAND
= 1. Thực tế T
2
được thay bằng 1 mạch ra (h.3.40) dạng đẩy
kéo tương tự hình 3.32
cho dòng ra lớn tăng khả năng tải và chống nhiễu. Khi T
2
khóa
T
3
cũng khóa (do U
E2
=
0) F
NAND
= 1 nhờ bộ lặp lại cực emitơ T
4
trở kháng ra thấp
tăng khả năng
ch
ị
u
tải cho
toàn
m
ạ
ch.

Khi T
2
mở T
3
mở T
4
khóa, D tách nhánh T
4
khỏi mạch ra
F
NAND
= 0 (mức ra cỡ +
0,1V
).
- Để điều khiển tầng ra, có thể dùng một lối vào đặc biệt khi U
đk
= 0 (mức thấp) T
3
T
4
đều
b
ị
khóa (trạng thái ổn
đ
ị
nh
thứ 3 của
sơ đồ còn gọi là trạng thái trở kháng cao). Khi U
đk

ở mức cao
điôt D
1
khóa, sơ đồ làm việc bình thường như đã phân tích ở
trên với hai trạng thái ổn
đ
ị
nh
còn lại. Tín hiệu U
đk
được gọi là
tín hiệu chọn vỏ (CS)
t
ạ
o
khả năng cho phép (lúc CS = 1) hay
không cho phép (lúc CS = 0) mạch NAND làm việc, điều này
đặc biệt thuận lợi khi phải điều khiển nhiều NAND làm việc chung
với 1 lối ra.
e - Phần tử hoặc - phủ
đ
ị
nh
(NOR) gồm nhiều đầu vào biến, một
đầu ra thực hiện hàm logic hoặc - phủ
đ
ị
nh
F
NOR

=
x
1
+
x
2
+
x
3
+

+
x
n
(3-74)
F
NOR
= 1 khi mọi biến vào có
tr
ị
số "0" và F
NOR
= 0 trong
các trường hợp còn
l
ạ
i.
Bảng trạng thái, kí hiệu quy ước và giản
đồ thời gian minh họa của F
NOR

(với n = 2) cho trên hình 3.41.
X
1
t
X
2
t
237
X
1
X
2
F
NOR
0 0
1
0 1
0
1
a)
0
0
1 1
0
b)
F
N
OR
t
c)

Hình 3.41: Bảng trạng thái (a) ký hiệu quy ước b) và giản đồ thời
gian (c) của phần t
ử
N
O
R
Hình 3.42 cho kết cấu thực hiện F
NOR
trên công nghệ RTL.
Khi ít nhất một trong các cửa vào có xung dương mở, điện áp ra
ở mức thấp F
NOR
= 0, còn khi x
1
= x
2
=
= x
n
= 0, do các tranzito được thiết kế ở chế độ thường khóa. Tất
cả các tranzito khóa F
NOR
= 1 (lưu ý: nếu thiết kế các tranzito
thường mở thì mạch hoạt động như 1
ph
ầ
n
tử NAND với các
xung vào cực tính âm điều khiển khóa các tranzito).
238

- Có thể thực hiện phần tử NOR dựa trên công nghệ
MOS hoặc CMOS (từng
c
ặ
p
MOS
N
và MOS
P
với mỗi
đầu vào) với nhiều ưu điểm nổi bật: thời gian chuyển
bi
ế
n
nhanh, không có dòng rò và tiêu thụ công suất cực
bé.
Hình 3.42 : Phần tử NOR với cực colectơ
h
ở