Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 15 potx

Chương 15: Mô phỏng
Click vào Max+Plus II/Simulator (hoặc File\project\Save
& Simulate
hoặc File\project\save,Compile& Simulate hoặc
click vào biểu tượng
trên thanh công cụ), cửa sổ Simulator
được mở :
Hình: Cửa sổ Timing Simulator
Click vào Start để bắt đầu mô phỏng. Nếu mô phỏng thành
công màn hình sẽ hiển thò thông báo sau:
Click OK. Sau đó click vào Open SCF để xem dạng sóng
mô phỏng.
Hình: Màn hình chọn thời gian mô phỏng.
VIII. Nạp chương trình vào KIT UP2
Khi soạn thảo, gán chân và biên dòch xong, chương trình sẽ
tạo ra file
.pof là file để nạp vào chip.
Nhấp vào Max+Plus II=> Programmer, thấy xuất hiện hộp
thoại:
Hình: Hộp thoại để tải chương trình vào chip
Nhấp vào chương trình sẽ tự nạp đến khi bảng
thông báo sau xuất hiện :
Khi đó chương trình đã được nạp vào chip.
B. NGÔN NGỮ MÔ TẢ PHẦN CỨNG VHDL
I. Giới thiệu
Trước đây, hầu hết các thiết kế số được đưa vào bằng tay
thành một công cụ dưới dạng biểu đồ. Nhưng với các thiết kế
lớn và phức tạp, đây là quá trình dài dòng và tốn kém nhiều về
thời gian. Tổng hợp logic sử dụng các ngôn ngữ mô tả phần
cứng đang trở nên phổ biến khi thời gian thiết kế và giá thành
của nó giảm.

VHDL là ngôn ngữ được sử dụng rộng rãi để thiết kế phần
cứng số. VHDL là chủ thể của chuẩn IEEE 1076 và 1164, được
hỗ trợ bởi các công cụ thiết kế bằng máy tính và các nhà cung
cấp lập trình logic. VHDL là từ viết tắt của VHSIC Hardware
Description Language. VHSIC, Very High Speed Intergrated
Circuit, là một chương trình của Bộ Quốc Phòng Mỹ (USA
Department of Defense) vào những năm 1980. VHDL có cú
pháp tương tự với ADA và PASCAL.
Quy ước ngôn ngữ lập trình dựa vào mô hình hoạt động liên
tục. Các thiết bò phần cứng số hoạt động song song. Điều này có
nghóa là quy ước ngôn ngữ lập trình dựa vào mô hình hoạt động
liên tục hoặc hoạt động phần cứng số khi chúng dựa vào việc
thực hiện liên tục các lệnh. VHDL được thiết kế cho mô hình
song song.
Trong VHDL, các biến số thay đổi không trì hoãn và các tín
hiệu thay đổi với trì hoãn nhỏ. Đối với tổng hợp logic, thông
thường các tín hiệu được sử dụng thay vì dùng các biến số để
việc mô phỏng hoạt động tương tự như phần cứng đã được tổng
hợp.
II. Đặc điểm
1. VHDL có thể sử dụng để lập tài liệu thiết kế, thiết kế
tốc độ cao, mô phỏng tổng hợp và kiểm tra phần
cứng.VHDL mô tả phần cứng từ mức hệ thống đến mức
cổng, hỗ trợ tính đồng thời (các thành phần từ nhỏ đến
lớn cùng hoạt động ở một thời điểm)
2. VHDL Có khả năng hỗ trợ phân cấp thiết kế. Thiết kế
chứa một mô tả giao diện và một số phần độc lập để mô
tả hoạt động của hệ thống dựa trên chức năng hoặc cấu
trúc của các thành phần nhỏ hơn.
3. VHDL cung cấp cơ chế để truy cập đến nhiều thư viện

khác nhau.
4. Khi phân chia hệ thống thành những phần nhỏ, ta có thể
mô tả chi tiết hoạt động bên trong bằng các cấu trúc
ngôn ngữ lập trình tuần tự như các lệnh: If … Then …
Else, Case, Loop, … Các lệnh này cung cấp phương pháp
đơn giản để tạo ra các thành phần phần cứng dựa trên
chức năng của chúng.
5. Cho phép người thiết kế đặt cấu hình mô tả hợp phần
các thông số chung trong thiết kế. Mô tả tương thích có
thể thay đổi kích thước, đặc tính vật lý, đònh thời, đặc
tính tải và môi trường hoạt động của thiết kế.
6. Cho phép mô tả các kiểu Bit, Boolean, Interger, Float,
kiểu liệt kê, kiểu mảng, kiểu bảng ghi, hỗ trợ các kiểu
do người dùng đònh nghóa và đònh nghóa lại các toán tử
của ngôn ngữ.
7. Cho phép đònh nghóa, sử dụng các hàm, thủ tục. Chương
trình con có thể sử dụng để biến đổi kiểu, đònh nghóa
đơn vò luận lý, loại đơn vò toán tử, toán tử mới và các
ứng dụng khác trong ngôn ngữ lập trình.
8. Cho phép đònh thời ở tất cả các cấp, đặt giá trò của tín
hiệu, thời gian trì hoãn, đònh nghóa tín hiệu đồng bộ. Độ
rộng xung và ràng buộc thời gian khác nhau.
9. Ngôn ngữ có cấu trúc để đặc tả phân cách cấu trúc của
phần cứng ở tất cả các cấp.
III. Đặc tả giao diện và kiến trúc
Ngôn ngữ VHDL gồm 4 thành phần chính:
1. Package (optimal)
2. Entity
3. Architecture
4. Configuration (optimal)

Một thiết kế có thể gồm một hay nhiều khai báo package,
entity, architecture và configuration. Mối liên hệ của 4 khai báo
này được minh hoạ như hình vẽ. Trong đó chỉ có entity và
architecture là bắt buộc, còn package và configuration có thể có
hoặc không.
Hình: Mối liên hệ của các khai báo
1. Package
Một package là một thuật ngữ thư viện không bắt buộc
trong ngôn ngữ VHDL. Nó là tập hợp các khai báo được sử dụng
trong thiết kế. Khi đònh nghóa một package, chúng ta phải dùng
thuật ngữ library và use để những thành phần khác của thiết kế
có thể sử dụng nó.
Một package chứa ít nhất một trong các cấu trúc sau:
 Constant: khai báo tham số hệ thống (chiều dài đường
dẫn dữ liệu).
 Khai báo kiểu dữ liệu: đònh nghóa các kiểu dữ liệu
dùng trong thiết kế. Tất cả các entity trong thiết kế
phải dùng các kiểu giao tiếp chung như các kiểu Bus
đòa chỉ chung.
 Khai báo component: Xác đònh giao tiếp với các
entity được chỉ đònh trong thiết kế.
 Subprogram: Đònh nghóa các thuật toán có thể được sử
dụng ở bất cứ nơi nào trong thiết kế.
*Cú pháp
Use LIBRARY_NAME.PACKAGE_NAME.ALL
*Giải thích
+ LIBRARY_NAME: tên của một thư viện VHDL
+
PACKAGE_NAME: tên của package
a. Cấu trúc: gồm 2 phần

+Khai báo: chứa các thông tin gồm khai báo constant, type
và chương trình con
+
Body: chứa thông tin riêng gồm khai báo các kiểu cục bộ
và chương trình con
Chú ý: khi khai báo một package chứa những khai báo
chương trình con, phần khối tương ứng của package phải đònh
nghóa các khối chương trình con.