Giáo trình xử lý ảnh y tế Tập 4 P13 docx

434

bằng tỷ lệ của các điện trở (các điện trở có thể thay bằng các tụ điện khi thực
hiện bằng một VLSI). Một thực hiện tương tự giả tâm thu được giới thiệu
trong hình 16.20. Mạch điện này thì rất đắt tiền để thực hiện và phục vụ các
chức năng cho xử lý video thời gian thực như chúng ta sẽ thấy ở phần tiếp
theo.
Hình 16.19 (a) PE trong đó hệ số được lưu trữ trong tụ điện;
(b) Mạch chứa làm tươi cho (a); (c) PE kiểu hệ số cố định.


Hình 16.20 Thực hiện bán tâm thu S/H cho bộ lọc IIR kích thước 2  2. Chú ý
rằng trong cột cuối cùng các PE không có S/H như một phần của mạch ra của
chúng.
16.7 Thực hiện các bộ lọc tương tự (lai) 2-D
Trong chương 14 chúng ta đã chỉ ra khái về các bộ lọc 2-D tương tự, và
trong chương 15 chúng ta đã phát triển một phương pháp thiết kế kiểu hàm
truyền đạt này. Trong phần này chúng ta sẽ dùng một giả thiết tương tự giả
thiết biến đổi z để phát triển một phát triển một thực hiện một nội suy đã được
cung cấp trong chương 14. Nhắc lại rằng hàm truyền đạt lai được cho bởi



 






N

m
N
j
ji
ij
N
m
ji
N
j
ijs
zsb
zsa
szH
0 0
0 0
1
),( (16.37)
435

ở đây b
00
= 0.0. (Chú ý rằng vị trí của s và z phải được chọn cho phù hợp với
phần chú ý dùng trong chương này. Biến z
-1
ký hiệu cho một dây trễ.)
Quan hệ giữa đầu vào và đầu ra có thể viết trong trường hợp N = 2 có thể
viết thành

2

2
1
10
),(),(),(),(

 zszYzszYszYszY
(16.38)
ở đây

))),(),((
s
1
+
)),(),(((
1
),(),(
0202
0101000
szYbszXa
szYbszXa
s
szXaszY


(16.39)


và

))),(),((

1

)),(),(((
1
)],(),([),(
22
11
szYbszXa
s
szYbszXa
s
szYbszXaszY
ii
iiioioi


(16.40)
ở đây i=1,2.
Biểu thức (16.39) và (16.40) xác định cấu trúc của các PE và mạch điện.
Hình 16.21 giới thiệu các kiểu PE được dùng. Hình 16.22 là mạch điện. Chú ý
sự tương tự giữa thiết này và thiết kế trước. Bộ nhân giới thiệu trong PE có thể
là một bộ nhân tương tự thực sự với các hệ số chứa trên các tụ và được làm
tươi bằng một mạch nạp-làm tươi tương tự như trong hình 16.19 và 16.20.
Tương tự, các hệ số có thể biểu diễn bằng tỷ lệ các điện trở hoặc các tụ điện
dùng một mạch khuếch đại thuật toán như trong hình 16.19c mà không kể S/H.
Hình 16.21 Các phần tử PE cho bộ lọc lai.
436

16.8 Thiết kế phần cứng
Bây giờ chúng ta đã có ý tưởng làm thế nào để thiết kế và thực hiện các bộ

lọc, chúng ta sẽ có khả năng thực sự xây dựng các bộ lọc 2-D cho xử lý video
thời gian thực. Ta coi rằng mỗi ảnh quét là một ảnh riêng biệt. Nhắc lại là theo
tiêu chuẩn ảnh được truyền đi thành hai ảnh riêng biệt để có khả năng giới hạn
chiều rộng băng tín hiệu trong 5 MHz (xem chương 14). H.J.Kaufman và một
số người khác nữa xây dựng một bộ lọc tương tự 2-D bậc 1  1 thực hiện một
lọc pha tương phản thông cao, và dùng mạch điện cơ bản miêu tả trong
chương 14. Thiết kế này đòi hỏi hai CCD. Hình 16.23 giới thiệu một ảnh thực
sự của thực hiện. Phần cứng đã được kiểm tra bằng cách đưa nó vào trong một
mạch thu TV, như trong hình 16.24, các ảnh trước và sau được giới thiệu trong
hình 16.25. Giá của mạch này dưới $100, mà chủ yếu là để mua hai CCD. Giá
của mạch có thể giảm xuống nữa nếu cấu trúc trong hình 16.22 được dùng
thay thế vào, mà nó chỉ đòi hỏi một CCD cho một thực hiện 1  1.
Ảnh trong hình 16.23 giới thiệu hai hệ thống con gồm có thiết kế phần
cứng. Hệ thống con có tên là “mạch trễ tương tự” bao gồm hai dây trễ tương tự
(các CCD) và các mạch điện phụ. Một hệ thống khác là một bộ xử lý tương tự,
và cơ bản bao gồm các mạch tích phân và các tổng.

Hình 16.22 Thực hiện cho bộ lọc lai 2  2.
16.8.1 Dây trễ 1-H tương tự
Hệ thống con này trễ tín hiệu quét một dòng so với dòng quét trước. Trong
chuẩn truyền hình U.S. NTSC phù hợp với tốc độ 63.5 micro giây (1-H). Thời
gian trễ phải chính xác trong khoảng 5 nano giây. IC CCD 321 B2 của
Fairchild-Weston đã được dùng trong thiết kế này, và được sản xuất dưới dạng
một DIP 16-pin. Một sơ đồ khối của CCD 321 B2 được giới thiệu trong hình
16.26. Nó bao gồm hai thanh ghi dịch tương tự 455 A và B. Mỗi thanh ghi có
437

một chân nạp và một bộ khuếch đại đầu ra. Mỗi phần của CCD được trình bày
ở phần dưới đây.

Cổng nạp vào. Một chân nạp, mà phụ thuộc tuyến tính vào điện áp đầu vào
V
IA
được đưa vào thanh ghi dịch tương tự. Tín hiệu nạp xuất hiện mỗi khi có
xung lấy mẫu

SA
. Xem xét tương tự áp dụng lên cổng nạp B.

Thanh ghi dịch tương tự 455 bit. Các chân nạp đến từ các cổng vào được
chuyển thành công từ một vùng bit đến một vùng bit tiếp theo. Một dịch
chuyển xuất hiện từ mỗi chu kỳ chuyển

1A
,

1B
. Kênh A và B có các xung
chuyển độc lập. Cho một tần số xung nhịp f, một xung nạp đến các cổng vào
sẽ bắt kịp độ khuếch đại đầu ra sau một thời gian trễ T, ở đây T = 455/f.

Khuếch đại ra. Trong mỗi bộ khuếch đại ra một mạch trích và giữ mẫu
được đặt giữa bước thứ hai và bước thứ ba. Mạch trích và giữ mẫu được xung
nhịp bằng

RA
,

RB
, riêng lẻ rút ra dạng sóng đầu ra tương tự . V

0
sẽ chứa xung
nhịp đưa về mà có thể loại bỏ bằng bộ lọc thông thấp.

Chế độ đa nhiệm chống lại thao tác chế độ nối tiếp. Để cung cấp một trễ 1-
H với độ lấy mẫu 910, hai thanh ghi dịch 455 bit có thể nối tiếp với mỗi điều
khiển thanh ghi tại cùng một tần số f. Trong trường hợp này: T = 1-H chu kỳ =
63.555 micro giây = 910/f. Mặc dù chế độ nối tiếp yêu cầu một xung nhịp
14.31818 MHz. Như một sự lựa chọn nữa, dây trễ 1-H có độ phân giải 910
mẫu có thể rút ra bằng xử lý chế độ đa nhiệm. Hai thanh ghi dịch 455 bit được
mắc song song. Các mẫu đầu vào thông thường được luân phiên nhau đưa ra
bởi hai thanh ghi A và B, và được gộp lại ở đầu ra. Chế độ đa nhiệm đòi hỏi
một tần số xung nhịp là f = 455/63.555 micro giây = 7.159 MHz, nhưng có
một tần số lấy mẫu là 14.31818 MHz. Trong các thiết kế hiện nay chế độ đa
nhiệm được dùng.

438

Để dùng các CCD, các mạch điện phụ trợ phải được thiết kế. Chúng bao
gồm: mạch tạo xung nhịp, mạch phối hợp đầu vào và đầu ra, và một mạch
thông thấp.
Hình 16.23 Ảnh của bộ lọc tương tự 2-D.
Hình 16.24 Đưa bộ lọc vào mạch thu của TV.
439


Hình 16.25 Ảnh TV trước và sau khi xử lý. Ảnh trên là trước;
Ảnh dưới là ảnh sau khi qua xử lý.
Mạch tạo xung nhịp. Hình 16.27 giới thiệu mạch điện cung cấp các dạng
sóng cần thiết cho xử lý đa nhiệm. Thời gian lên và xuống được thiết kế với

yêu cầu 10 ns. Nếu thời gian lên và xuống quá nhanh, dịch chuyển phía dưới
mức 0 có thể gây nên sự nạp tới các thanh ghi dịch. Sự nạp này có thể được
loại trừ với một hiệu chỉnh trên V
SS
(-2.0 đến -5.0 V) với sự lưu tâm đến tín
hiệu nền.

Mạch phối hợp và điều chỉnh. Các đầu vào cho các CCD phải ít hơn 1 V
đỉnh - đỉnh để tránh sự biến dạng. Mạch điện trong hình 16.28 làm suy yếu tín
hiệu đầu vào bộ CCD xuống mức 400 đến 500 mV. Xoay chiều phối hợp trở
kháng được sử dụng trong mạch, và mạch hiệu chỉnh mức điện một chiều ở
các đầu vào được thiết lập bằng bộ chia áp điện trở (xấp xỉ 1.5V). Điện áp quy
chiếu đầu vào VRA và VRB được đặt ở mức điện áp một chiều bằng cùng loại
chia áp điện trở (xấp xỉ 4.5V). Bởi vì tín hiệu chân nạp tỷ lệ với vi phân giữa