Mạch logic tổ hợp - Phần 4 pdf

1.4 MỘT SỐ MẠCH TỔ HỢP
THƯỜNG GẶP.
(Combinational Circuits)
1.4.1 CÁC BỘ CỘNG NHỊ PHÂN 1 BIT
• Bộ cộng 1 bit thực hiện cộng 2 biến nhị phân a
i
và b
i
đồng thời với biến nhớ c
i-1
(nhớ từ phép
cộng các bit có trọng số nhỏ hơn a
i-1
và b
i-1
);
đầu ra cho kết quả là bit tổng S
i
và bit nhớ c
i
.
Bảng chân lý:
11111
10011
10101
01001
10110
01010
01100
00000
c

i
S
i
a
i
b
i
c
i-1
Đầu raĐầu vào
iiii
abcS
⊕
⊕
=
−1
111
1
c
i
c
i-1
b
i
a
i
00 01 11 10
0
1
c

i
= b
i
a
i
+ c
i-1
b
i
+c
i-1
a
i
a
i
b
i
c
i-1
S
i
c
i
• Bộ bán tổng (Half-adder).
Bảng chân lý:
1011
0101
0110
0000
c

i
S
i
a
i
b
i
iii
abS
⊕
=
c
i
= b
i
a
i
a
i
S
i
c
i
b
i
HA
S
i
c
i

a
i
b
i
Ký hiệu:
• Bộ cộng 1 bit đầy đủ (Full-adder) từ 2 bộ
bán tổng.
HA
S
i
'
c
i
'
a
i
b
i
HA
S
i
c
i
"
a
i
'
b
i
'

c
i
c
i-1
FA
a
i
b
i
c
i-1
S
i
c
i
Ký hiệu:
Phân tích mạch:
11
'''
−−
⊕⊕=⊕=⊕=
iiiiiiii
cbacSbaS
11
1111
1111
11
1
''''"
)(

)(
)()(
−−
−−−−
−−−−
−−
−
++=
=++=++=
=++=++=
=++=+⊕=
=+=+=+=
iiiiii
iiiiiiiiiiii
iiiiiiiiiiiiii
iiiiiiiiiiii
iiiiiiiiiii
cbcaba
cabcacbabaca
bcacbabacbacba
bacbababacba
bacSbabaccc
1.4.2 CÁC BỘ CỘNG NHỊ PHÂN n BIT
• Bộ cộng n bit chuyển
nhớ tuần tự.
- T/h nhớ c
1
bị giữ chậm
tối thiểu là 2t
0

, với t
0
là
thời gian giữ chậm trung
bình của 1 cổng logic.
- T/h nhớ c
n
bị giữ chậm
2nt
0
.
FA
a
1
b
1
c
0
S
1
c
1
FA
a
2
b
2
c
1
S

2
c
2
FA
a
n
b
n
c
n-1
S
n
c
n
• Bộ cộng n bit chuyển nhớ nhanh (Fast Carry,
Carry Look Ahead).
Xét bộ cộng 1 bit FA, ta có:
1−
⊕
⊕
=
iiii
cbaS
iiiiii
bacbac
+
⊕
=
−1
)(

Đặt:
iii
pba
=
⊕
)(
iii
gba
=
Ta có:
1−
⊕
=
iii
cpS
iiii
gcpc
+
=
−1
Triển khai các bit nhớ:
1011
gcpc
+
=
212012210122122
)( ggpcppggcppgcpc
+
+
=

+
+
=
+
=
32312301233
ggpgppcpppc
+
+
+
=
4342341234012344
ggpgppgpppcppppc
+
+
+
+
=
Sơ đồ bộ cộng 4 bit chuyển nhớ nhanh:
a
1
p
1
g
1
b
1
a
2
p

2
g
2
b
2
a
3
p
3
g
3
b
3
a
4
p
4
g
4
b
4
c
1
c
0
c
0
p
1
g

1
c
2
c
3
c
4
p
1
p
2
p
3
p
4
c
0
S
1
S
2
S
3
S
4
p
1
p
2
p

2
g
1
g
2
p
1
p
2
p
3
p
2
p
3
g
1
p
3
g
2
g
3
p
1
p
2
p
3
p

4
p
2
p
3
p
4
g
1
p
3
p
4
g
2
g
3
p
4
g
4
1.4.3 CÁC BỘ TRỪ NHỊ PHÂN 1 BIT
• Bộ trừ 1 bit đầy
đủ (FS-Full
Subtractor) thực
hiện phép tính: b
i
-
(a
i

+c
i-1
), đầu ra là
bit hiệu H
i
và bit
nhớ c
i
sang cột có
trọng số lớn hơn
tiếp theo.
Bảng chân lý:
11111
00011
00101
01001
10110
11010
11100
00000
c
i
H
i
c
i-1
a
i
b
i

Đầu raĐầu vào
iiii
abcH
⊕
⊕
=
−1
111
1
c
i
c
i-1
b
i
a
i
00 01 11 10
0
1
iiiiiii
acbcabc
11 −−
++=
b
i
a
i
c
i-1

H
i
c
i
FS
a
i
b
i
c
i-1
H
i
c
i
Ký hiệu:
+
-
• Bộ bán trừ (Half-Subtractor).
Bảng chân lý:
0011
0101
1110
0000
c
i
H
i
a
i

b
i
iii
abH
⊕
=
iii
abc =
a
i
H
i
c
i
b
i
HS
H
i
c
i
a
i
b
i
Ký hiệu:
+
-
• Bộ trừ 1 bit đầy đủ (Full-Subtractor) từ 2 bộ
bán trừ.

HS
H
i
'
c
i
'
a
i
b
i
HS
H
i
c
i
"
a
i
'
b
i
'
c
i
c
i-1
FS
a
i

b
i
c
i-1
H
i
c
i
Ký hiệu:
+
+
- -
+
-
Phân tích mạch:
11
'''
−−
⊕⊕=⊕=⊕=
iiiiiiii
cabcHabH
iiiiii
iiiiiiiiiiiiii
iiiiiiiiiiiiiii
iiiiiiiiiiiiii
iiiiiiiiiiii
bacbca
cbacabacbacbba
cbacababcababab
cabababcababab

cababababccc
++=
=++=++=
=++=+++=
=+=++=
=⊕+=+=+=
−−
−−−−
−−−
−−
−
11
1111
111
11
1
''"'
)(
.))((
)(
)(
1.4.4 CÁC BỘ SO SÁNH 2 SỐ NHỊ PHÂN
• Bộ so sánh 2 số nhị
phân 1 bit.
Bảng chân lý:
10011
01001
00110
10000
f

=
f
>
f
<
b
i
a
i
ii
baf =
<
ii
baf =
>
iiiiiiii
babababaf ⊕=≈=+=
=
.
a
i
f
<
f
>
b
i
f
=
Sơ đồ logic:

Ký hiệu:
Comp
1 bit
f
>
f
<
f
=
a
i
b
i
+
-
• Bộ so sánh 2 số nhị phân 2 bit.
A = A
2
A
1
B = B
2
B
1
Nếu: A
2
> B
2
→ A > B
A

2
< B
2
→ A < B
A
2
= B
2
Nếu: A
1
> B
1
→ A > B
A
1
< B
1
→ A < B
A
1
= B
1
→ A = B
Xác định các hàm logic:
f
>
= f
2>
+ f
2=

f
1>
f
<
= f
2<
+ f
2=
f
1<
f
=
= f
2=
f
1=
Sơ đồ logic:
Ký hiệu:
f
<
f
>
f
=
Comp
1 bit
f
2>
f
2<

f
2=
a
2
b
2
Comp
1 bit
f
1>
f
1<
f
1=
a
1
b
1
LOGIC
Comp
2 bit
f
>
f
<
f
=
a
2
b

2
a
1
b
1
+
-
+
-
Comp
1 bit
a
3
b
3
Comp
2 bit
f
>
f
<
f
=
a
2
b
2
a
1
b

1
LOGIC
• Bộ so sánh 2 số nhị phân 3 bit.
1.4.5 MẠCH TẠO VÀ KIỂM TRA CHẴN LẺ
• Mạch tạo bit chẵn lẻ.
Mạch tạo ra 2 tín hiệu: Xe – bit chẵn (Even bit),
Xo – bit lẻ (Odd bit). Trong n bit dữ liệu đầu
vào, nếu số các chữ số 1 là lẻ:
1b bb
11nn
=
⊕
⊕
⊕
−
Thì Xe = 1 và Xo = 0
Nếu số các chữ số 1 là chẵn:
0b bb
11nn
=
⊕
⊕
⊕
−
Thì Xe = 0 và Xo = 1
Nếu hệ là hệ chẵn, thì dãy n bit dữ liệu được thêm 1 bit
X = Xe, nếu là hệ lẻ
thì bit thêm vào là X = Xo. Hàm
logic và sơ đồ mạch tạo bit chẵn và bit lẻ như sau:
11nn

b bbXe
⊕
⊕
⊕
=
−
XeXo
=
Xo
b
n
Xe
b
n-1
b
1

X
b
n
b
n-1
b
1
b
2
• Mạch kiểm tra chẵn lẻ.
Mạch tạo ra 2 tín hiệu thông báo (Flag): Fe –báo
chẵn (Even), Fo – báo lẻ (Odd). Fe = 1 và Fo =
0 nếu hệ là chẵn. Ngược lại, Fe = 0 và Fo = 1

nếu hệ là lẻ.
11nn
b bbXFo
⊕
⊕
⊕
⊕
=
−
FoFe
=
Fe
b
n
Fo
b
n-1
b
1

X
1.4.6 MẠCH PHÂN LOẠI NGẮT
• Chức năng:
Đầu vào: I
1
, I
2
, I
2
n

là các t/h
yêu cầu ngắt của 2
n
thiết bị
ngoại vi.
Đầu ra: IR=1 báo hiệu có yêu
cầu ngắt; A
1
, A
2
, A
n
xác
định TB ngoại vi sẽ được phục
vụ. Giá trị của số A
n
A
n-1
A
1
là 11 1 ứng với mức ưu tiên
cao nhất (khi có I
1
= 1), là
00 0 ứng với mức ưu tiên
thấp nhất (khi chỉ có I
2
n
=1).
I

1
I
2
I
2
n
IR
A
1
A
2
A
n
• Trường hợp n = 2 (2
2
= 4 TB ngoại vi).
0011000
101x100
011xx10
111xxx1
0000000
A
1
A
2
IRI
4
I
3
I

2
I
1
IR = I
1
+ I
2
+ I
3
+ I
4
212112
IIIIIA +=+=
32132111
. IIIIIIIA +=+=
I
1
IR
A
2
I
2
I
3
I
4
A
1
1.4.7 BỘ DỒN KÊNH
(MUX-Multiplexer/ Data Selector)

• Chức năng.
MUX có n đầu vào điều khiển A
n-1
, A
1
, A
0
cho phép chọn 1 trong 2
n
đầu vào dữ liệu X
0
,
X
1
, X
2
n
-1
để đưa tới đầu ra Y.
A
0
X
0
X
1
X
2
n
-1
A

1
A
n-1
Y
MUX
2
n
÷ 1


) ( ) () (
021
12
01110110
AAAXAAAXAAAXY
nnnn
n
−−
−
−−
+++=
Hàm đầu ra:
Trường hợp n = 2
)()().().(
013012011010
AAXAAXAAXAAXY +++=
X
0
X
1

X
2
X
3
A
1
A
0
Y