Giáo trình kỹ thuật xung- số phần 5 ppsx

- K đóng: Đèn sáng
Tr ng thái Đóng/M c a Khoá K ho c tr ng thái Sáng/T t c a đèn Đ cũng đ cạ ở ủ ặ ạ ắ ủ ượ
đ c tr ng cho tr ng thái logic c a m ch s .ặ ư ạ ủ ạ ố
N u thay khoá K b ng khoá đi n t dùng BJT nh trên hình 3.2:ế ằ ệ ử ư
Hình 3.2a:
- Khi
0=
i
v
→BJT t t ắ →
cc
Vv +=
0
- Khi
0>
i
v
→BJT d n bão hoà ẫ →
( )
Vvv
ces
2,0==
Hình 3.2b:
- Khi
0=
i
v
→BJT t tắ →
cc
Vv −=
0

- Khi
0<
i
v
và đ l n đ tho mãn đi u ki n d n bão hoà ủ ớ ể ả ề ệ ẫ
min
β
CS
B
I
I ≥
→BJT d nẫ
bão hoà →
( )
Vvv
ceso
2,0−=−=
Ng i ta phân bi t ra 2 lo i logic:ườ ệ ạ
- Ch n: ọ
0log1log icic
VV >
→ h logic d ngọ ươ
102
- Ch n ọ
0log1 icLogiic
VV <
→ h logic âmọ
Logic d ng và logic âm là nh ng h logic t , ngoài ra còn nh ng h logic m .ươ ữ ọ ỏ ữ ọ ờ
3.2 C ng Logicổ
3.2.1 Khái ni mệ

C ng logic là m t trong các thành ph n c b n đ xây d ng m ch s . Nóổ ộ ầ ơ ả ể ự ạ ố
đ c thi t k trên c s các ph n t linh ki n bán d n nh Diode, BJT, FET đ ho tượ ế ế ơ ở ầ ử ệ ẫ ư ể ạ
đ ng theo b ng tr ng thái cho tr c.ộ ả ạ ướ
3.2.2 Phân lo iạ
Có ba cách phân lo i c ng logic:ạ ổ
- Phân lo i c ng theo ch c năngạ ổ ứ
- Phân lo i c ng theo ph ng pháp ch t oạ ổ ươ ế ạ
- Phân lo i c ng theo ngõ raạ ổ
3.2.2.1 Phân lo i c ng theo ch c năngạ ổ ứ
a. C ng không đ o (BUFFER)ổ ả
C ng không đ o hay còn g i là c ng đ m (BUFFER) là c ng có m t đ u vàoổ ả ọ ổ ệ ổ ộ ầ
và m t đ u ra v i ký hi u và b ng tr ng thái ho t đ ng nh hình v .ộ ầ ớ ệ ả ạ ạ ộ ư ẽ
Ph ng trình logic mô t tr ng thái ho t đ ng c a c ng: y = xươ ả ạ ạ ộ ủ ổ
Trong đó:
- V i x là đ u vào có tr kháng vào ớ ầ ở
v
Z
vô cùng l n ớ → do đó c ng không đ oổ ả
không có kh năng hút dòng l n ngõ vào.ả ớ ở
103
- V i đ u ra y có tr kháng ra ớ ầ ở
ra
Z
nh ỏ → c ng đ m có kh năng cung c p dòngỏ ệ ả ấ
đ u ra l nầ ớ
Chính vì v y ng i ta s d ng c ng không đ o gi vai trò, ch c năng là c ngậ ườ ử ụ ổ ả ữ ứ ổ
đ m thao 2 ý nghĩa sau:ệ
- Dùng đ ph i h p tr tr khángể ố ợ ở ở
- Dùng đ cách ly và nâng dòng cho t iể ả
b. C ng đ o (NOT)ổ ả

C ng Đ O (còn g i là c ng NOT) là c ng logic có 1 ngõ vào và m t đ u ra,ổ Ả ọ ổ ổ ộ ầ
v i ký hi u và b ng tr ng thái ho t đ ng nh hình v :ớ ệ ả ạ ạ ộ ư ẽ
Ph ng trình logic mô t ho t đ ng c a c ng Đ O: ươ ả ạ ộ ủ ổ Ả
xy =
C ng đ o gi ch c năng nh m t c ng đ m, nh ng ng i ta g i là đ m đ o vì tínổ ả ữ ứ ư ộ ổ ệ ư ườ ọ ệ ả
hi u đ u ra ng c pha v i tín hi u đ u vào.ệ ầ ượ ớ ệ ầ
Ghép hai c ng đ o ta đ c c ng không đ o (hình 3.5)ổ ả ượ ổ ả
c. C ng VÀ (AND)ổ
C ng AND là c ng logic th c hi n ch c năng c a phép toán nhân logic v i 2ổ ổ ự ệ ứ ủ ớ
đ u vào và m t đ u ra ký hi u nh hình v :ầ ộ ầ ệ ư ẽ
Ph ng trình logic mô t ho t đ ng c a c ng AND: ươ ả ạ ộ ủ ổ
21
.xxy =
B ng tr ng thái ho t đ ng c a c ng AND 2 đ u vào:ả ạ ạ ộ ủ ổ ầ
104
T b ng tr ng thái này ta có nh n xét: đ u ra y ch b ng 1 (m c logic 1) khi c haiừ ả ạ ậ ầ ỉ ằ ứ ả
đ u vào đ u b ng 1, đ u ra y b ng 0 (m c logic 0) khi có m t đ u vào b t kỳ (ầ ề ằ ầ ằ ứ ộ ầ ấ
1
x
ho c ặ
2
x
) m c logic 0.ở ứ
Xét tr ng h p t ng quát cho c ng AND có n đ u vào xườ ợ ổ ổ ầ
1
, x
2
…x
n
:

V y đ c đi m c a c ng AND là: đ u ra y ch b ng 1 khi t t c các đ u vào đ uậ ặ ể ủ ổ ầ ỉ ằ ấ ả ầ ề
b ng 1, đ u ra y b ng 0 khi có ít nh t m t đ u vào b ng 0.ằ ầ ằ ấ ộ ầ ằ
S d ng c ng AND đ đóng m tín hi u:ử ụ ổ ể ở ệ Xét c ng AND có hai đ u vào xổ ầ
1
và x
2
.
Ta ch n:ọ
- x
1
: đ u vào đi u khi nầ ề ể
- x
2
: đ u vào d li uầ ữ ệ
Xét các tr ng h p c th sau:ườ ợ ụ ể
-
0
1
=x
: ⇒
0=y
b t ch p tr ng thái c a xấ ấ ạ ủ
2
, ta nói c ng AND khoá l i không cho dổ ạ ữ
li u đ a vào đ u vào xệ ư ầ
2
qua c ng AND đ n đ u ra.ổ ế ầ
Ta nói c ng AND m cho d li u đ a vào đ u vào xổ ở ữ ệ ư ầ
2
qua c ng AND đ n đ u ra.ổ ế ầ

S d ng c ng AND đ t o ra c ng logic khácử ụ ổ ể ạ ổ : N u ta s d ng hai t h p đ u vàế ử ụ ổ ợ ầ
cu i trong b ng giá tr c a c ng AND và n i c ng AND theo s đ sau:ố ả ị ủ ổ ố ổ ơ ồ
105
Thì chúng ta có th s c ng AND đ t o ra c ng đ mể ử ổ ể ạ ổ ệ
Trong th c t , có th t n d ng h t các c ng ch a dùng trong IC đ th c hi nự ế ể ậ ụ ế ổ ư ể ự ệ
ch c năng c a các c ng logic khác.ứ ủ ổ
d. C ng OR (Ho c)ổ ặ
Là c ng th c hi n ch c năng c a phép toán c ng logic, c ng OR có 2 đ u vàoổ ự ệ ứ ủ ộ ổ ầ
và 1 đ u ra có ký hi u nh hình vầ ệ ư ẽ :
Ph ng trình logic mô t ho t đ ng c a c ng ORươ ả ạ ộ ủ ổ :
21
xxy +=
B ng tr ng thái mô t ho t đ ng c a c ng ORả ạ ả ạ ộ ủ ổ :
Xét tr ng h p t ng quát v i c ng OR có n đ u vào.ườ ợ ổ ớ ổ ầ
Ph ng trình logicươ :
106
Đ c đi m c a c ng OR làặ ể ủ ổ : tín hi u đ u ra ch b ng 0 khi và ch khi t t c cácệ ầ ỉ ằ ỉ ấ ả
đ u vào đ u b ng 0, ng c l i tính i u đ u ra b ng 1 khi ch c n có ít nh t m t đ uầ ề ằ ượ ạ ệ ầ ằ ỉ ầ ấ ộ ầ
vào b ng 1.ằ
S d ng c ng OR đ đóng m tín hi uử ụ ổ ể ở ệ : Xét c ng OR có hai đ u vào xổ ầ
1,
x
2
. N uế
ch n xọ
1
là đ u vào đi u khi n, xầ ề ể
2
đ u vào d li u, ta có tr ng h p c th sau đâyầ ữ ệ ườ ợ ụ ể :
-

11
1
=⇒= yx
→ Ta nói c ng OR khoá không cho d li u đi quaổ ữ ệ
Khi :
→ C ng OR m cho d li u vào đ u vào xổ ở ữ ệ ầ
2
S d ng c ng OR đ th c hi n ch c năng c ng logic khácử ụ ổ ể ự ệ ứ ổ : Ta s d ng hai t h pử ụ ổ ợ
giá tr đ u và cu i c a b ng tr ng thái c a c ng OR và n i m hc c ng OR nh sauị ầ ố ủ ả ạ ủ ổ ố ạ ổ ư :
C ng OR dóng vai trò c ng đ m. S đ m ch th c hi n trên hình 3.10ổ ổ ệ ơ ồ ạ ự ệ :
Đây là c ng th c hi n phép toán nhân đ o, v s đ logic c ng AND g m 1ổ ự ệ ả ề ơ ồ ổ ồ
c ng AND m c n i t ng v i 1 c ng NOT, ký hi u và b ng tr ng thái c ng NANDổ ắ ố ầ ớ ổ ệ ả ạ ổ
đ c cho nh sau:ượ ư
Ph ng trình logic mô t ho t đ ng c a c ng NAND 2 đ u vào:ươ ả ạ ộ ủ ổ ầ
107
V y, đ c đi m c a c ng NAND làậ ặ ể ủ ổ : tín hi u đ u ra ch b ng 0 khi t t c cácệ ầ ỉ ằ ấ ả
đ u vào đ u b ng 1, và tín hi u đ u ra s b ng 1 khi ch c n ít nh t 1 đ u vào b ngầ ề ằ ệ ầ ẽ ằ ỉ ầ ấ ầ ằ
0.
S d ng c ng NAND đ m tín hi uử ụ ổ ể ở ệ : Xét c ng NAND có 2 đ u vàoổ ầ : ch n xọ
1
là
đ u vào đi u khi n, xầ ề ể
2
là đ u vào d li u. Khiầ ữ ệ :
-
10
1
=⇒= yx
→c ng NAND khoáổ
→ c ng NAND m cho d li u vào đ u vào xổ ở ữ ệ ầ

2
và đ n đ u ra.ế ầ
S d ng các c ng NAND đ t o các c ng logic khácử ụ ổ ể ạ ổ :
- Dùng c ng NAND đ t o c ng NOTổ ể ạ ổ :
- Dùng c ng NAND đ t o c ng đ mổ ể ạ ổ ệ
- Dùng c ng NAND t o c ng AND:ổ ạ ổ
108
- Dùng c ng NAND t o c ng OR:ổ ạ ổ
f. C ng Ho c – Không (NOR)ổ ặ
Là c ng th c hi n ch c năng c a phép toán c ng đ o logic, là c ng có 2 đ uổ ự ệ ứ ủ ổ ả ổ ầ
vào và 1 đ u ra có ký hi u nh hình v :ầ ệ ư ẽ
Ph ng trình logic mô t tr ng thái ho t đ ng c a c ng: ươ ả ạ ạ ộ ủ ổ
21
xxy +=
B ng tr ng thái mô t ho t đ ng c a c ng NOR:ả ạ ả ạ ộ ủ ổ
Xét tr ng h p t ng quát cho c ng NOR có n đ u vào:ườ ợ ổ ổ ầ
109
V y đ c đi m c a c ng NOR là: Tín hi u đ u ra ch b ng 1 khi t t c cácậ ặ ể ủ ổ ệ ầ ỉ ằ ấ ả
đ u vào đ u b ng 0, tín hi u đ u ra s b ng 0 khi có ít nh t 1 đ u vào b ng 1.ầ ề ằ ệ ầ ẽ ằ ấ ầ ằ
S d ng c ng NOR đ đóng m tín hi uử ụ ổ ể ở ệ : Xét c ng NOR có 2 đ u vào, ch n xổ ầ ọ
1
là
đ u vào đi u khi n, xầ ề ể
2
là đ u vào d li u. Ta có:ầ ữ ệ
-
01
1
=⇒= yx
ta nói c ng NOR khoá không cho d li u đi qua.ổ ữ ệ

⇒ ta nói c ng NOR m cho d li u vào đ u vào xổ ở ữ ệ ầ
2
qua c ng NOR đ n đ u ra y.ổ ế ầ
S d ng c ng NOR đ th c hi n ch c năng c ng logic khác:ử ụ ổ ể ự ệ ứ ổ
- Dùng c ng NOR làm c ng NOT:ổ ổ
- Dùng c ng NOR làm c ng ORổ ổ
- Dùng c ng NOR làm c ng đ m ổ ổ ệ
- Dùng c ng NOR làm c ng ANDổ ổ
110
- Dùng c ng NOR làm c ng NANDổ ổ
g. C ng XORổ
Đây là c ng logic th c hi n ch c năng c a m ch c ng modul 2 (c ng khôngổ ự ệ ứ ủ ạ ộ ộ
nh ), là c ng có 2 đ u vào và 1 đ u ra có ký hi u và b ng tr ng thái nh hình:ớ ổ ầ ầ ệ ả ạ ư
Ph ng trình tr ng thái mô t ho t đ ng:ươ ạ ả ạ ộ
212121
xxxxxxy
⊗=+=
C ng XOR đ c dùng đ so sánh 2 tín hi u vào:ổ ượ ể ệ
- N u hai tín hi u vào là b ng nhau thì tín hi u đ u ra b ng 0ế ệ ằ ệ ầ ằ
- N u hai tín hi u vào là khác nhau thì tín hi u đ u ra b ng 1ế ệ ệ ầ ằ
Các tính ch t c a phép toán XOR:ấ ủ
111
h. C ng XNORổ
Đây là c ng logic th c hi n ch c năng c a m ch c ng đ o modul 2, là c ngổ ự ệ ứ ủ ạ ộ ả ổ
có 2 đ u vào và 1 đ u ra có ký hi u và b ng tr ng thái nh hình:ầ ầ ệ ả ạ ư
Ph ng trình logic: ươ
212121
xxxxxxy
⊗=+=
Tính ch t c a c ng XNOR:ấ ủ ổ

3.2.2.2 Phân lo i c ng logic theo ph ng pháp ch t oạ ổ ươ ế ạ
a. C ng logic dùng diodeổ
112
Xét s đ m ch đ n gi n nh sau:ơ ồ ạ ơ ả ư
Ta có hình a:
Đây chính là c ng OR đ c ch t o trên c s diode và đi n tr g i là h DRLổ ượ ế ạ ơ ở ệ ở ọ ọ
(Diode Reisistor Logic) ho c DLặ
Hình b:
Đây chính là c ng AND đ c ch t o trên c s diode và đi n tr g i là h DRLổ ượ ế ạ ơ ở ệ ở ọ ọ
(Diode Reisistor Logic) ho c DL.ặ
b. C ng logic dùng BJTổ
C ng NOT(hình 3.21a)ổ
Đây là c ng NOT h RTL (Resistor Transistor Logic)ổ ọ
C ng NOR(hình 3.21b)ổ
113
Đây là c ng NOR h RTL (Resistor Transistor Logic)ổ ọ
H DTR (Diode Transistor Resistor)ọ
Xét s đ m ch c ng NAND h DTRơ ồ ạ ổ ọ
Nguyên lý ho t đ ng c a m ch:ạ ộ ủ ạ
- Khi
0
21
== xx
, các diode D
1
, D
2
phân c c thu n ự ậ ⇒ D
1
, D

2
d n ẫ →
γ
VVV
A
== 7,0
/Diode (Diode ghim đi n áp) mà đi u ki n đ Dệ ề ệ ể
3
, D
4
d n là:ẫ
⇒ D
1
, D
2
d n ẫ ⇒ D
3
, D
4
, BJT t t ắ ⇒ đ u ra y=1ầ
- Khi x
1
= 0, x
2
= 1, D
1
d n, Dẫ
2
t t ắ → V
A

= 0,7V = V
γ
/Diode ⇒D
3
, D
4
, BJT t t ắ ⇒ đ u raầ
y = 1.
- Khi x
1
= 1, x
2
= 0, D
1
t t, Dắ
2
d n ẫ →V
A
= 0,7V = V
γ
/Diode ⇒D
3
, D
4
, BJT t t ắ ⇒ đ u raầ
y = 1.
114
- Khi x
1
= x

2
= 1, D
1
, D
2
t t ắ →
ccA
VV ≈
,
( )
riccA
VVV −=
→ D
3
, D
4
d n, BJT d n bão hoà,ẫ ẫ
→ đ u ra y = 0.ầ
V y đây chính là c ng NAND h DTLậ ổ ọ
H TTL (Transistor – Transistor - Logic)ọ
Transistor Q
1
đ c s d ng g m 2 ti p giáp BEượ ử ụ ồ ế
1
, BE
2
và 1 ti p giáp BC. Ti pế ế
giáp BE
1
, BE

2
c a Qủ
1
thay th cho Dế
1
, D
2
và ti p giáp BC thay th cho Dế ế
3
trong s đơ ồ
m ch c ng NAND h DTR (hình 3.22)ạ ổ ọ
Nguyên lý ho t đ ng:ạ ộ
- x
1
= x
2
= 0 các ti p giáp BEế
1
, BE
2
s đ c m làm cho đi n áp c c n n c a BJT Qẽ ượ ở ệ ự ề ủ
1
:
VVV
B
6,0==
γ
. Mà đi u ki n đ cho ti p giáp BC, D và BJT Qề ệ ể ế
1
d n đi n thì th ẫ ệ ế ở

c c n n c a BJT Qự ề ủ
1
ph i b ng:ả ằ
Đi u đó ch ng t khi các ti p giáp BEề ừ ỏ ế
1,
BE
2
m thì ti p giáp BC, Diode D và BJT Qở ế
2
t t ắ → y = 1
- x
1
= 0, x
2
= 1 các ti p giáp BEế
1
m , BEở
2
t t thì ti p giáp BC, diode D và BJT Qắ ế
2
t tắ
→ y = 1
- x
1
= 1, x
2
= 0 các ti p giáp BEế
1
t t, BEắ
2

m thì ti p giáp BC, diode D và BJT Qở ế
2
t tắ
→ y = 1
- x
1
= x
2
= 1 các ti p giáp BEế
1
, BE
2
t t thì ti p giáp BC, diode D và BJT Qắ ế
2
d n bãoẫ
hoà → y = 0
V y, đây là m ch th c hi n c ng NAND h TTL.ậ ạ ự ệ ổ ọ
Đ nâng cao kh năng t i c a c ng, ng i ta th ng m c thêm đ u ra m tể ả ả ủ ổ ườ ườ ắ ở ầ ộ
t ng khuy ch đ i ki u C-C nh s đ m ch:ầ ế ạ ể ư ơ ồ ạ
115
Đ nâng cao t n s làm vi c c a c ng, ng i ta cho các BJT làm vi c chể ầ ố ệ ủ ổ ườ ệ ở ế
đ khuy ch đ i, đi u đó có nghĩa là ng i ta kh ng ch đ sao cho các ti p xúc Jộ ế ạ ề ườ ố ế ể ế
c
c a BJT bao gi cũng tr ng thái phân c c ng c. Đ th c hi n đ c đi u đó,ủ ờ ở ạ ự ượ ể ự ệ ượ ề
ng i ta th ng m c song song v i ti p giáp Jườ ườ ắ ớ ế
c
c a BJT m t diode Shottky. Đ củ ộ ặ
đi m c a Shottky là ti p xúc c a nó g m m t ch t bán d n v i m t kim lo i, nên nóể ủ ế ủ ồ ộ ấ ẫ ớ ộ ạ
không tích lu đi n, do đó BJT s chuy n đ i tr ng thái nhanh h n.ỹ ệ ẽ ể ổ ạ ơ
H ECL (Emitter Coupled Logic)ọ

116
Nh c đi m: Đ u ra có đi n th âm nên nó không t ng thích v m c logic v i cácượ ể ầ ệ ế ươ ề ứ ớ
h logic khác. ọ
Nguyên lý:
- Khi x
1
= x
2
= 0: Q
1
, Q
2
d n nên đi n th t i c c n n (2), (3) c a Qẫ ệ ế ạ ự ề ủ
3
, Q
4
càng âm
nên Q
3
, Q
4
t t ắ →y
1
= 1, y
2
= 1
- Khi x
1
= 0, x
2

= 1: Q
1
d n, Qẫ
2
t t nên đi n th t i c c n n (2) c a Qắ ệ ế ạ ự ề ủ
3
d ng,ươ
đi n th t i c c n n (3) c a Qệ ế ạ ự ề ủ
4
càng âm nên Q
3
d n, Qẫ
4
t t ắ →y
1
= 0, y
2
= 1
- Khi x
1
= 1, x
2
= 0: Q
1
t t, Qắ
2
d n nên đi n th t i c c n n (2) c a Qẫ ệ ế ạ ự ề ủ
3
âm, đi nệ
th t i c c n n (3) c a Qế ạ ự ề ủ

4
càng d ng nên Qươ
3
d n, Qẫ
4
t t ắ →y
1
= 1, y
2
= 0
- Khi x
1
= x
2
= 1: Q
1
, Q
2
t t nên đi n th t i c c n n (2), (3) c a Qắ ệ ế ạ ự ề ủ
3
, Q
4
càng
d ng nên Qươ
3
, Q
4
d n ẫ →y
1
= 0, y

2
= 0.
c. C ng logic dùng MOSFETổ
MOSFET (Metal Oxyt Semiconductor Field Effect Transistor) có hai lo i: lo iạ ạ
có kênh đ t s n và lo i có kênh c m ng.ặ ẵ ạ ả ứ
Dù là MOSFET có kênh đ t s n hay kênh c m ng đ u có th phân chia làm 2ặ ẵ ả ứ ề ể
lo i đó là: MOSFET kênh N g i là NMOS và MOSFET kênh P g i là PMOS. Đ cạ ọ ọ ặ
đi m c a 2 lo i này khác nhau nh sau:ể ủ ạ ư
- PMOS: Tiêu th công su t th p, t c đ chuy n đ i tr ng thái ch mụ ấ ấ ố ộ ể ổ ạ ậ
- NMOS: Tiêu th công su t l n h n, t c đ chuy n đ i tr ng thái nhanh h n.ụ ấ ớ ơ ố ộ ể ổ ạ ơ
117
Trên hình 3.27 là ký hi u c a các lo i MOSFET khác nhau.ệ ủ ạ
Dùng NMOS kênh c m ng ch t o các c ng logicả ứ ế ạ ổ
Xét các c ng logic NMOS trên hình 3.28ổ
Đi u ki n đ NMOS d n: ề ệ ể ẫ
SD
VV >
,
BG
VV >
Trong t t c hình v ta có:ấ ả ẽ
- Hình 3.28a (c ng NOT):ổ
Theo đi u ki n đ c ng NMOS d n: ề ệ ể ổ ẫ
SD
VV >
,
BG
VV >
Ta th y Qấ
1

có B n i mass tho mãn đi u ki n nên Qố ả ề ệ
1
luôn luôn d n.ẫ
- Khi x = 0: Q
1
d n Qẫ
2
t t (vì Vắ
G2
= V
B2
= 0

nên không hình thành đi n tr ng gi a Bệ ườ ữ
và G →không hút đ c các electron là h t d n thi u s vùng đ B ượ ạ ẫ ể ố ở ế →không hình
thành đ c kênh d n). Lúc này, theo s đ t ng đ ng (hình 3.29a) ta có:ượ ẫ ơ ồ ươ ươ
- Khi x = 1: lúc đó V
G/Q2
> V
B/Q2
→ hình thành m t đi n tr ng h ng t G ộ ệ ườ ướ ừ →B, đi nệ
tr ng này hút các đi n t là các h t d n thi u s trong vùng đ B di chuy n theoườ ệ ử ạ ẫ ể ố ể ể
chi u ng c l i v m t đ i di n, hình thành kênh d n t m th i n i li n gi a G và Bề ượ ạ ề ặ ố ệ ẫ ạ ờ ố ề ữ
118
và có dòng đi n iệ
D
đi t D qua Qừ
2
d n. Nh v y, Qẫ ư ậ
1

, Q
2
d n ta có s đ t ng đ ngẫ ơ ồ ươ ươ
(hình 3.29b). Theo s đ này ta có:ơ ồ
V y m ch th c hi n hình 3.28a là m ch th c hi n c ng NOTậ ạ ự ệ ở ạ ự ệ ổ
- Hình 3.28c (c ng NAND)ổ
Khi x
1
= x
2
= 0 (hình 3.30a): Q
1
d n, Qẫ
2
và Q
3
đ u t t lúc đó theo s đ t ng đ ngề ắ ơ ồ ươ ươ
ta có:
- Khi x
1
= 1, x
2
= 0 (hình 3.30b): Q
1
, Q
2
d n và Qẫ
3
t t lúc đó theo s đ t ng đ ngắ ơ ồ ươ ươ
ta có:

119
- Khi x
1
= 0, x
2
= 1: Q
1
, Q
3
d n và Qẫ
2
t t, gi i thích hoàn toàn t ng t ta cóắ ả ươ ự
1=⇒≈ yVV
DDy
- Khi x
1
= 1, x
2
= 1 (hình 3.30c): Q
1
, Q
2
và Q
3
đ u d n, lúc đó theo s đ t ng đ ngề ẫ ơ ồ ươ ươ
ta có:
V y hình 3.28c là m ch th c hi n c ng NAND.ậ ạ ự ệ ổ
Hình 3.28b (c ng NOR)ổ
Ta xét các tr ng h p sau:ườ ợ
- Khi

0
21
== xx
(hình 3.31a): Q
1
d n, Qẫ
2
và Q
3
đ u t t, lúc đó theo s đ t ngề ắ ơ ồ ươ
đ ng ta có:ươ
- Khi x
1
= 0, x
2
= 1 (hình 3.31b): Q
1
và Q
3
d n, Qẫ
2
t t, ta có:ắ
120
- Khi x
1
= 1, x
2
= 0: Q
1
và Q

2
d n,Qẫ
3
t t. gi i thích t ng t :ắ ả ươ ự
- Khi x
1
= x
2
= 1 (hình 3.31c): Q
1
,Q
2
,Q
3
đ u d n, ta có:ề ẫ
V y, s đ m ch trên hình 3.28b chính là m ch th c hi n c ng NOR.ậ ơ ồ ạ ạ ự ệ ổ
C ng logic h CMOS (Complementation MOS)ổ ọ
Đây là lo i c ng trong đó các transistor đ c s d ng thu c lo i MOSFET vàạ ổ ượ ử ụ ộ ạ
luôn có s k t h p gi a PMOS và NMOS, vì v y mà ng i ta g i là CMOS. Nh c uự ế ợ ữ ậ ườ ọ ờ ấ
trúc này mà vi m ch CMOS có nh ng u đi m sauạ ữ ư ể :
- Công su t tiêu th tr ng thái tĩnh r t nhấ ụ ở ạ ấ ỏ
- T c đ chuy n đ i tr ng thái caoố ộ ể ổ ạ
- Kh năng ch ng nhi u t tả ố ễ ố
- Kh năng t i caoả ả
Trên hình 3.32 là các c ng logic h CMOS, chúng ta s l n l t gi i thích ho tổ ọ ẽ ầ ượ ả ạ
đ ng c a s đ m i m ch.ộ ủ ơ ồ ỗ ạ
121
Hình 3.32a (c ng NOT)ổ
Đi u ki n đ c ng PMOS d nề ệ ể ổ ẫ :
DS

VV >
,
BG
VV <
Đi u ki n đ c ng NMOS d nề ệ ể ổ ẫ :
DS
VV >
,
BG
VV >
- Khi x = 0 (hình 3.33a) : Q
1
d n, Qẫ
2
t t, theo s đ ta cóắ ơ ồ :
- Khi x = 1 (hình 3.33b) : Thì Q
1
t t, Qắ
2
d n, ta cóẫ :
Vì r t nh so v i đi n th bão hoà c a CMOS m c logic 0 ấ ỏ ớ ệ ế ủ ở ứ ⇒ y = 0.
122
V y, s đ m ch trên hình 3.32a chính là m ch th c hi n c ng NOT.ậ ơ ồ ạ ạ ự ệ ổ
Hình 3.32b (C ng NAND)ổ
S đơ ồ t ng đ ng c a m ch c ng NAND h CMOS đ c cho trên hình 3.34ươ ươ ủ ạ ổ ọ ượ :
- Khi x
1
= x
2
= 0 : Q

4
, Q
3
d n, Qẫ
2
và Q
1
t t, ta cóắ :
- Khi x
1
= 0, x
2
= 1 : Q
2
Q
3
d n, Qẫ
1
Q
4
t t, ta cóắ :
- Khi x
1
= 1, x
2
= 0 : Q
3
Q
2
d n, Qẫ

1
Q
4
t tắ : ⇒
1=⇒≈ yVV
DD
y
- Khi x
1
= x
2
= 1 : Q
2
Q
1
d n, Qẫ
3
Q
4
t t, ta cóắ :
Đây chính là m ch th c hi n c ng NAND.ạ ự ệ ổ
123
3.2.2.3. Phân lo i c ng logic theo đ u raạ ổ ầ
a. Đ u ra c t ch m (Totem Pole Output)ầ ộ ạ
Xét c ng logic h TTL v i s đ m ch nh sauổ ọ ớ ơ ồ ạ ư :
- Khi x
1
= x
2
= 1 : Ti p giáp BEế

1
, BE
2
c a Qủ
1
phân c c ng c nên Qự ượ
1
t t. Đi n th t iắ ệ ế ạ
c c n n c a Qự ề ủ
1
làm cho ti p giáp BC/Qế
1
m , có dòng đi n ch y qua ti p giáp BC/Qở ệ ả ế
1
đ vào c c n n c a Qổ ự ề ủ
2
, Q
2
đ c phân c c thu n nên bão hoà. Do Qượ ự ậ
2
d n bão hoà d nẫ ẫ
t i Qớ
3
d n bão hoà. Khi Qẫ
2
d n bão hoà thì đi n th t i c c C/Qẫ ệ ế ạ ự
2
.
Mà đi u ki n c n cho Qề ệ ầ
4

d n làẫ :
Ta th y đi u ki n này không th o mãn khi Qấ ề ệ ả
2
d n bão hoà, do đó khi Qẫ
2
d nẫ
bão hoà ⇒ Q
4
t t ắ ⇒ c t ngu n Vắ ồ
CC
ra kh i m ch. Lúc này ta nói r ng c ng s hútỏ ạ ằ ổ ẽ
124
dòng vào và dòng t ngoài qua t i đ vào đ u ra c a c ng đi qua Qừ ả ổ ầ ủ ổ
3
, ng i ta nói Qườ
3
là n i nh n dòng và dòng đ vào Qơ ậ ổ
3
g i là dòng đ u ra m c th p, ký hi u Iọ ầ ứ ấ ệ
OL
.
V m t thi t kề ặ ế ế : ta th y r ng dòng t i Iấ ằ ả
t
cũng chính là dòng đ u ra m c th pầ ứ ấ
và là dòng đ t ngoài vào qua Qổ ừ
3
, dòng này ph i n m trong gi i h n ch u đ ng dòngả ằ ớ ạ ị ự
c a Qủ
3
đ Qể

3
không b đánh th ng thì m ch s làm vi c bình th ng.ị ủ ạ ẽ ệ ườ
Thông th ng, ườ
( )
VVV
ic
6,34,3
max1log
→=
I
OH
cũng chính là dòng qua t i Iả
t
, n u Iế
OH
càng tăng thì
1log ic
V
càng gi m vàả
ng c l i. Song ượ ạ
1log ic
V
ch đ c phép gi m đ n m t giá tr cho phép ỉ ượ ả ế ộ ị
VV
Logic
2,2
min1
=
V m t thi t k m chề ặ ế ế ạ : ta ch n ọ
VV

Logic
4,2
min1
=
đ b o đ m c ng c p dòng dòể ả ả ổ ấ
ra khi m c logic 1 không đ c nh h n ở ứ ượ ỏ ơ
min1Logic
V
và đ m b o c ng hút dòng vào khoả ả ổ
m c logic 0 thì dòng t i m c logic 0 không đ c l n h n dòng Iở ứ ả ở ứ ượ ớ ơ
OL
Nh c đi m c a đ u ra c t ch mượ ể ủ ầ ộ ạ : Không cho phép n i chung các đ u ra l iố ầ ạ
v i nhau có th làm h ng c ng.ớ ể ỏ ổ
b. Đ u ra c c thu đ h (Open Collector Output)ầ ự ể ở
V ph ng di n c u t o g n gi ng v i đ u ra c t ch m nh ng khác là khôngề ươ ệ ấ ạ ầ ố ớ ầ ộ ạ ư
có Q
4
, diode D,R
5
và lúc này c c thu (c c C) c a Qự ự ủ
3
đ h . Do đó đ c ng lamg vi cể ở ể ổ ệ
trong th c t ta n i đ u ra c a c ng (c c C c a Qự ế ố ầ ủ ổ ự ủ
3
) lên ngu n Vồ
CC
b ng phân t thằ ử ụ
đ ng R. Ngu n Vộ ồ
CC
có th cùng giá tr v i Vể ị ớ

CC
ho c khác tuỳ thu c vào thi t k .ặ ộ ế ế
Chúng ta l n l t phân tích các tr ng h p c a m chầ ượ ườ ợ ủ ạ :
- Khi x
1
= x
2
= 1 : Ti p giáp BEế
1
, BE
2
phân c c ng c, đi n th t i c c n n c a Qự ượ ệ ế ạ ự ề ủ
1
làm cho ti p giáp BC/Qế
1
m nên Qở
2
d n bão hoà, Qẫ
2
d n bão hoà kéo theo Qẫ
3
d n bãoẫ
hoà ⇒ y = 0, do đó đi n áp t i đ u ra yệ ạ ầ :
125
Lúc này c ng s hút dòng vào và Qổ ẽ
3
là n i nh n dòng, ta g i là dòng đ u raơ ậ ọ ầ
m c th p Iớ ấ
OL
- Các tr ng h p còn l i (xườ ợ ạ

1
= 0, x
2
= 1; x
1
= 1, x
2
= 0; x
1
= x
2
= 0): Có ít nh t m t ti pấ ộ ế
giáp BC/Q
1
,Q
2
,Q
3
đ u t t, lúc này c ng c p dòng ra đ t ngu V’ề ắ ổ ấ ổ ừ
CC
qua đi n tr Rệ ở
c p cho t i m ch ngoài ấ ả ở ạ ⇒ y = 1, ng i ta g i dòng đ u ra m c cao Iườ ọ ầ ứ
OH
.
Ta có :
u đi m c a đ u ra có c c thu đ hƯ ể ủ ầ ự ể ở :
- Cho phép n i chung các đ u ra l i v i nhauố ầ ạ ớ
- Trong m t vài tr ng h p khi n i chung các đ u ra l i v i nhau có th t oộ ườ ợ ố ầ ạ ớ ể ạ
thành c ng logic khác.ổ
Ví dụ : M ch hình 3.37 s d ng các c ng NOT có đ u ra c c thu đ h , khi n iạ ở ử ụ ổ ầ ự ể ở ố

chung các đ u ra này v i nhau có th t o thành c ng NOR.ầ ớ ể ạ ổ
c. Đ u ra ba tr ng thái (Three States Output)ầ ạ
V m t c u trúc và c u t o hoàn toàn gi ng đ u ra c t ch m, tuy nhiên cóề ặ ấ ấ ạ ố ầ ộ ạ
thêm đ u vào th 3 cho phép m ch ho t đ ng ký hi u là E (Enable).ầ ứ ạ ạ ộ ệ
- E = 1: diode D
1
t t, m ch làm vi c hoàn toàn gi ng c ng NAND đ u ra c t ch m.ắ ạ ệ ố ổ ầ ộ ạ
Lúc đó m ch t n t i m t tr ng thái y = 0 ho c y = 1 tuỳ thu c vào các tr ng thái logicạ ồ ạ ộ ạ ặ ộ ạ
c a hai đ u vào xủ ầ
1
, x
2
.
- E= 0: diode ti p giáp BEế
3
m , ghim áp trên c c n n c a Qở ự ề ủ
1
làm cho ti p giáp BC/Qế
1
t t và Qắ
2
, Q
3
cũng t t. Lúc này diode Dắ
1
d n ghim đi n th c c C c a Qẫ ệ ế ở ự ủ
2
.
126