Tư liệu nghiên cứu mạch đếm sản phẩm trong thiết kế mạch đếm điện tử dùng vi điều khiển mạch báo p4 pptx

Luận văn tốt nghiệp Trang 28
GVHD Nguyễn Việt Hùng

Cấu trúc từ điều khiển:






















Vì dòng ra các port của 8255 rất nhỏ (lớn nhất là port A khoảng 5mA) nên cần có IC
đệm dòng để nâng dòng lên đủ kéo cho led sáng. Chúng em chọn IC đệm 74245, sau
đây là sơ đồ chân, bảng trạng thái của 74245:
Sơ đồ chân và sơ đồ logic của 74245 như sau:

Nhóm B
Port C (thấp)
1 = nhập
0 = xuất
Port B
1 = nhập
0 = xuất
Chọn chế độ
0 = chế độ 0
1 = chế độ 1

Cờ lập chế độ
1 = tích cựïc

Nhóm A
Port C (cao)
1 = nhập
0 = xuất
Port A
1 = nhập
0 = xuất
Chọn chế độ
00 = chế độ 0

01 = chế độ 1
1x = chế độ 2
D7 D6 D5 D4
D3 D2 D1 D0


Luận văn tốt nghiệp Trang 29
GVHD Nguyễn Việt Hùng


















Tuy nhiên dòng ra lớn nên phải dùng thêm điện trở hạn dòng từ mỗi ngõ ra (B1 _ B8)
của 74245
4. Bàn phím:
Vì đây là mạch đếm sản phẩm, đếm số sản phẩm trong một thùng, và số sản

phẩm trong một lô, mỗi loại như vậy có thể nhập vào số đếm trong phạm vi từ 0 đến
tối đa 9999, do đó chúng em sử dụng 10 phím số từ 0 đến 9. Và mỗi lần nhập số vào để
nhận biết là nhập mấy số hoặc đã nhập xong và muốn biết cho phép đếm chưa hoặc
hủy bỏ số vừa nhập phải cần sử dụng thêm các phím chức năng, nên chúng em dùng
thêm 6 phím chức năng từ A đến F. Do đó bàn phím gồm 16 phím được kết nối vào port
1 của 8051:
Sơ đồ khối kết nối như sau:














Enable
G\
Direction
Control
DIR
Operation

L

L

H
L

H

X
Dữ liệu từ B đưa ra
bus A
Dữ liệu từ A đưa ra
busA
Ngăn


Bảng sự thật
1

2

3

4

5

6

7

8

9

10






74245
20

19

18

17

16

15

14

13

12

11

DIR

A1
A2

A3

A4

A5

A6

A7

A


Vcc

G\
B1
B2
B3
B4
B5
B6
B7

B8

Sơ đồ chân



8051

BÀN PHÍM
PORT 1



Luận văn tốt nghiệp Trang 1
GVHD Nguyễn Việt Hùng

8
0
5
1
74373
ROM


CS\
RAM


CS\
8255-2


CS\

74138 Y
0
Y
1
Y
2
Y
3
Hiển
thò
Rơle
ĐH
8255-1


CS\
Rơle
BC
Thu

Phát

Port0

Data

A
0
 A
7

A
0
 A
1
PortA

PortB

PortA

PortB.0

A
8


A
12
Port2 A
13
 A
15
BÀN PHÍM
Port1

Address

SƠ ĐỒ KHỐI CHI TIẾT CỦA MẠCH
ĐIN

Luận văn tốt nghiệp Trang 1
GVHD Nguyễn Việt Hùng
PHẦN II
THIẾT KẾ,THI CÔNGVÀ CHƯƠNG TRÌNH
CHƯƠNG I THIẾT KẾ, THI CÔNG PHẦN CỨNG
Sau khi đã phân tích một mô hình hệ thống vi xử lý bây giờ chúng em bắt đầu đi
vào tính toán các giá trò thực tế để cho hệ thống hoạt động được. Việc tính toán lựa
chọn phải dựa trên lý thuyết và các linh kiện thông dụng trên thò trường.
Mặc dù phần cứng hệ thống không thể thay đổi được nhưng phần mềm có thể
thay đổi làm cho hệ thống có khả năng hoạt động một cách linh hoạt vì vậy thiết kế
phần cứng phải cân đối sao cho phần mềm không quá phức tạp.
I. KẾT NỐI 8051 VỚI BỘ NHỚ VÀ CÁC IC NGOẠI VI :
1. Kết nối bộ nhớ chương trình bên ngoài:
Bộ xử lý chính là IC 8051 với tần số làm việc là 12 MHz. Chân 18, 19 của 8051
được nối với thạch anh (cũng có thể thay thế thạch anh bằng tín hiệu xung clock).
Bộ nhớ ROM được cho phép bởi tín hiệu PSEN\. Hình sau mô tả cách nối bộ nhớ
Eprom với 8051:

2. Kết nối bộ nhớ dữ liệu ngoài:
Bộ nhớ Ram được cho phép ghi/ đọc bằng các tín hiệu điều khiển WR\ và RD\.
8051 có 1 lệnh duy nhất truy xuất dữ liệu của bộ nhớ dữ liệu ngoài là MOVX dùng con
trỏ 16 bit (DPTR) hoặc R0 và R1 xem như thanh ghi đòa chỉ.
Kết nối bus đòa chỉ và bus dữ liệu giữa RAM và 8051 cũng giống như EPROM .
Ngoài ra, RD của 8051 được nối tới chân cho phép xuất (OE\ ) của Ram và chân WR
được nối tới chân ghi (WR\) của Ram.

D7 - D0

EPROM
A7- A0


A15 -A8
0E\


Port 0

EA
8051



Port2

PSEN

D
74373
Q

G
ALE


Luận văn tốt nghiệp Trang 2
GVHD Nguyễn Việt Hùng













3.Kết nối mạch giải mã:
*Hình thành mạch giải mã đòa chỉ dựa trên bảng đồ bộ nhớ sau:


IC A
15
A

14
A
13
A
12
A
11
A
10
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
hex

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Rom
8K
0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1
0000 H
1FFFH
0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 Ram
8K
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1
2000 H
3FFFH
0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 8255
1

0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1
4000 H
4003 H
0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 8255
2
0 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1
6000 H
6003 H

Tuy nhiên tại một thời điểm chỉ có 1 IC nhớ được truy xuất nên dùng các đường
đòa chỉ A13, A14, A15 để phân biệt. Lấy A15, A13, A14 nối tới 3 đầu vào IC giải mã
74138 (A,B,C). Các ngõ ra Y0, Y1,Y2, Y3 lần lượt được nối tới CE của Rom,Ram, CS
của 8255. Khi Yi = 0 thì IC đó được chọn:
A13, A14, A15 = 0 chọn Rom
A13 = 1, A14, A15 = 0 chọn Ram
A13 = 0, A14 = 1, A15 = 0 chọn 8255
1

A13 =1, A14 = 1, A15 = 0 chọn 8255
2
4. Kết nối mạch chốt:
-Chân ALE (chân 30) của 8051 kết nối với chân G của 74373. Các đường của
Port0 nối với các đường từ Do đến D7 của 74373. Các đường tín hiệu (Q
0
Q
7
) của
74373 và các đường port 2 (P
2.0
P
2.7
) được nối tới các đường đòa chỉ của ROM và
RAM (A
0
A
12
) còn các đường dữ liệu từ port 0 được nối tới các đường dữ liệu của
ROM và RAM, 8255 (D
0
D
7
).
D7
-
D0

RAM
A7- A0


A15 -A8
0E
WR



Port 0


EA
8051

ALE

Port2

RD

D
Q
74373
G


Luận văn tốt nghiệp Trang 3

GVHD Nguyễn Việt Hùng
-Trong mỗi chu kỳ máy sẽ có 2 xung ALE. Khi ALE ở mức logic cao (G = 1) và
OC\ = (0) thì ngõ ra Qo  Q7 tương ứng với ngõ vào D, mọi sự thay đổi ở ngõ vào đều
ảnh hưởng đến ngõ ra, lúc này Port 0 tương ứng là đường đòa chỉ Ao  A7. Khi ALE
xuống mức thấp (G = 0), ngõ ra Q sẽ giữ nguyên trạng thái trước đó bất chấp ngõ vào
D, lúc này các đường Port 0 tương ứng là các đường dữ liệu Do  D7.
*Tín hiệu PSEN\ của 8051 (chân 29) nối tới 0E của Rom. Các đường (RD,WR)
nối đến RD, WR của Rom và 8255. Do muốn xếp chồng bộ nhớ nên cho tín hiệu RD\,
PSEN của 8051 qua cổng AND (dùng 2 cổng NAND 74132) đưa tới OE\ của Ram
*Hình thành công tắc lưạ chọn Rom A, Rom B:
- Sơ đồ nguyên lý của công tắc lựa chọn: (Sơ đồ nguyên lý mạch điều khiển)
- Nguyên lý hoạt động của công tắc lựa chọn như sau:
Bất cứ khi nào cho phép truy xuất Rom (ngõ vào 1 chân cổng OR xuống mức
logic [0]) và ngõ ra công tắc lựa chọn A hoặc B xuống mức logic [0] thì Rom A hay B
được truy xuất.
-Khi SW1 nối tới B, ngõ ra của cổng NAND (U9A) = 1 ngõ ra cổng OR (U8A)
= 1, Rom A không được chọn. Đồng thời khi đó, ngõ ra cổng NAND (U9B) = 0, nếu
A13, A14, A15 = 0 thì ngõ ra cổng OR (U8B) = 0  Rom B được chọn. Ngược lại, công
tắc chuyển sang A thì Rom A được truy xuất.
II. THIẾT KẾ MẠCH RESET:
Khi công tắc chuyển từ A sang B và ngược lại đều reset toàn bộ lại hệ thống để cho
PC = 0000H. Bởi vì khi đang làm việc tại Rom A, PC khác 0000H, khi chuyển sang
Rom B  PC bắt đầu tại đòa chỉ khác 0000H  làm sai chương trình. Vì vậy mạch
reset trong đồ án này bao gồm reset từ chuyển công tắc chọn Rom, reset từ ngoài đưa
tới (nếu như kết hợp với mạch khác), reset khi bắt đầu mỗi chương trình đếm sản phẩm
và reset nếu như nguồn cung cấp yếu. Sơ đồ nguyên lý mạch reset trong sơ đồ nguyên
lý mạch điều khiển.
1. Mạch reset từ việc chọn Rom: Mạch được tạo bởi cổng nand, IC 74221, cổng
OR7432 và 1 cổng OR khi kết hợp với reset khác
sơ đồ chân và bảng thái của 74221 như sau:

Sơ đồ chân SN 74221:

Bảng trạng thái

INPUT OUTPUT
clear A B Q Q
L X X L H
X H X L H
X X L L H
H L


H

H

L H


1A
1B

Clr
1Q
2Q
Cset
Reset

Vcc

Reset
Cset
1Q\
2Q\
clr
2B
2A





74221

Luận văn tốt nghiệp Trang 4
GVHD Nguyễn Việt Hùng

Qua bảng trạng thái:
- Khi chân clear ở mức logic cao, A ở mức logic thấp và chân B chuyển trạng thái
từ mức logic 0 lên 1 ở ngõ ra Q (ngược lại với Q\)
- Khi chân clear ở mức logic cao, B ở mức logic cao và chân A chuyển trạng thái
từ mức logic 1 xuống 0 thì thì 74211 tạo ra một xung dương ở ngõ ra Q
Quá trình reset được thực hiện như sau:
Khi SW chuyển sang B, ngõ ra của cổng NAND (U9A) từ 0 lên 1 chân B
của74211 (U10B) từ 0 lên 1, A = 0  có một xung ở ngõ ra Q  ngõ ra cổng OR lên 1
dẫn đến RST = 1 hệ thống bò reset: đèn reset (D4 sáng). Khi chuyển công tắc sang A,
ngõ ra cổng nand (U9A) từ 1 xuống 0chân A của 74221 từ 1 xuống 0, B = 1  có
xung ra ở ngõ ra Q 74211 (U10A)  mạch bò reset.
2. Reset bằng nút nhấn:
Khi nhấn nút, 1 chân của cổng nand U2A được nối mass ngõ ra = 1, reset (RST)

= 1, hệ thống bò reset (đồng thời khi đó chân còn lại của cổng nand luôn được giữ ở
mức cao). Khi kết nối với mạch điện khác, mạch điện khác có thể reset mạch điện này
qua header 3 (JP8). Sự tác động thông qua sự ngắt dẫn của Q
3
C828. Khi Q
3
dẫn (có tác
động bên ngoài), ngõ ra cổng nand (U2A) = 1, ngõ ra cổng OR = 1, RST = 1, hệ thống
bò reset.
3. Reset khi nguồn cung cấp yếu:
Các IC số chỉ hoạt động tốt khi nguồn cung cấp ổn đònh. Khi điện áp nguồn yếu,
các IC hoạt động

hỗn loạn, nếu không có sự hiển thò về nguồn cung cấp sẽ gây ra
trường hợp mạch hoạt động sai mà không biết được nguyên nhân. Trên mạch điện này,
điện yếu thì led xanh (D 7) sẽ sáng và lúc đó thì mạch sẽ bò reset cho đến khi nguồn
cung cấp ổn đònh, còn khi nguồn ổn đònh thì led đỏ (D8) sẽ sáng. Quá trình reset thực
hiện dựa trên sự ngắt dẫn của transistor kết hợp với cổng Nand 74132. Nguyên lý hoạt
động mạch reset như sau:
- Khi điện yếu (V
H
< 3,7 Volt), Zener (D5, D6) không dẫn  Q5 không dẫn, ngõ
ra cổng Not (cổng nand 74132) = 0, Q6; không dẫn, Q7 dẫn (led xanh sáng), Q8 dẫn
một chân của cổng nand (U2A) bò nối mass, mạch bò reset.
- Khi nguồn cung cấp đầy đủ, D5;D6 dẫn, Q5 dẫn, Q6; Q7 không dẫn, Q9 dẫn led
đỏ sáng  mạch hoạt động bình thường.
Tính toán các giá trò điện trở phân cực cho transistor khi nguồn cung cấp yếu:
Vì mạch sử dụng các transistor làm việc ở trạng thái bão hòa nên điều kiện để cho
transistor hoạt động ở trạng thái này là: I
B

> I
CSAT
;
V
BESAT
=0.8V ;
V
CESAT
=0.2V ;

Trong mạch Reset này có dùng 74HC132 (cổng NAND ) có các thông số như sau:
V
IH(MIN)
: Điện áp ngõ vào thấp nhất ở mức [ 1].
V
IL(MAX)
: Điện áp ngõ vào cao nhất ở mức [0 ].


Luận văn tốt nghiệp Trang 5
GVHD Nguyễn Việt Hùng
V
OH(MIN)
: Điện áp ngõ ra thấp nhất ở mức [ 1 ].
V
OH(MIN)
: Điện áp ngõ ra cao nhất ở mức [ 0 ].
V
IH(MIN)
= 3.5 (V)

V
IL(MAX)
= 1 (V )
V
OH(MIN)
= 4.9 (V )
V
OH(MAX)
= 0.1 ( V )
Tính toán các giá trò:
1. Transistor Q
1
(C828 ):










 R
B
< 12,6k. Chọn R
B
= R5 = 10k

2. Transistor Q2 (A564 ):

Chọn R
B
= R7 = 10K

3.Transistor Q4: (C828 )



+ Chọn  = 40

+ Chọn dòng qua led là 10mA







280
10
.
10
2.025
3
C
R
 Chọn R
C
= 220 

mAmAAII
LEDttCSATtt
1513013.0
220
2.025




+ Chn

= 40

+ Chọn dòng qua led là 10mA

C
CESATLEDCC
CSAT
R
VVV
I



C
CESATLED

10

.

13

40

).

8

,

0

9

.

4

(

3















B

B

BESAT

OH

CSAT

R

R

V

V

x

I



+ Chọn R
C
= 220 

mAmAI
CSAT
13013.0
220
2.025










280
10
.
10
2.025
3
C
R
+ Chọn dòng qua LED là 10mA

C
ECSATLEDCC
CSAT
R
VVV
I



+ Chọn

= 40 , điều kiện bảo hòa:



I

B
> I
CSAT
SATtt
B
OLEBSATtCC
I
R
VVV










 K
I
VVV
R
SATtt
OLEBSATtCC
B
5,12
13
)1,08,05(40
)(



Luận văn tốt nghiệp Trang 6
GVHD Nguyễn Việt Hùng




Mà điều kiện bão hòa là: I
B
> I
cSAT

 Chọn R
B
= R19 = 10k

4. Transistor Q5 (C828):
+ Chn  = 40
+ Chọn dòng I
C
=10mA
 R
c
=1K
+  I
B
> I
cSAT

5. Transistor Q6 (C828 ):
+Chọn  = 40
+Mà điều kiện bão hòa là: I
B
> I
cSAT
, chọn R
c
= 1K



 Chọn R
B
= R24 = 10 k



 




 KR
B
16,34
2.05
18.09.4
.40






280
10
.
10
2.025
3
C
R

Chn R
C
= 220


mAI
CSATtt
13
10
220
2.025
3













 KRI
R
VV
BCSAT
B
BESATOH
61,12
13
8.09.4
40







480
10.10
2.05
3
C
CECC

C
I
VV
R
C
CESATCC
B
BESATDDCC
R
VV
R
VVVV




 
65



CESATCC
CDDCC
B
VV
RVVV
R






65












K
17
.
4
2.05
18,037.05
40
 Chọn R
B
< 4.17K, lấy R
B
(R21)

l biến trở 20K để điều chỉnh cho chính xác

C
CESATCC
B
BESATOH
R
VV
R
VV


 
