tích hợp dịch vụ đo và kiểm soát từ xa sử dụng fpga

1

ĐẠI HỌC THÁI NGUYÊN
TRƢỜNG ĐẠI HỌC CNTT&TT

ĐÀO NGỌC TÔN


TÍCH HỢP DỊCH VỤ ĐO VÀ KIỂM SOÁT
TỪ XA SỬ DỤNG FPGA




LUẬN VĂN THẠC SỸ KHOA HỌC MÁY TÍNH








THÁI NGUYÊN – 2012
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
2

ĐẠI HỌC THÁI NGUYÊN
TRƢỜNG ĐẠI HỌC CNTT&TT

ĐÀO NGỌC TÔN

TÍCH HỢP DỊCH VỤ ĐO VÀ KIỂM SOÁT
TỪ XA SỬ DỤNG FPGA

Chuyên ngành: KHOA HỌC MÁY TÍNH
Mã số: 60 48 01

LUẬN VĂN THẠC SỸ KHOA HỌC MÁY TÍNH


Ngƣời hƣớng dẫn khoa học:
1. PGS.TS. Lê Bá Dũng




THÁI NGUYÊN - 2012
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
3

LỜI CAM ĐOAN
Ngoài sự giúp đỡ và chỉ bảo tận tình của PGS.TS. Lê Bá Dũng, cuốn luận văn
này là sản phẩm của quá trình tìm tòi, nghiên cứu và trình bày của tác giả về
đề tài trong luận văn. Mọi số liệu quan điểm, quan niệm, phân tích, kết luận
của các tài liệu và các nhà nghiên cứu khác đều được trích dẫn theo đúng quy
định. Vì vậy, tác giả xin cam đoan đây là công trình nghiên cứu của riêng
mình.
Thái Nguyên, ngày 15 tháng 06 năm 2012
Tác giả

Đào Ngọc Tôn
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
4

MỤC LỤC
DANH MỤC CHỮ VIẾT TẮT
DANH MỤC BẢNG BIỂU
DANH MỤC HÌNH VẼ
LỜI MỞ ĐẦU 1
CHƢƠNG 1 - PHÂN TÍCH HỆ THỐNG 3
1.1. Yêu cầu chức năng năng của hệ thống 3
1.2. Yêu cầu chức năng khác của hệ thống 4
1.3. Các công cụ sử dụng trong đề tài 5
CHƢƠNG 2 - CÁC CÔNG CỤ PHÁT TRIỂN 7
2.1. Công cụ tổng hợp ISE 7
2.1.1.Tổng quan 7
2.1.2.Tạo dự án 7
2.1.3.Tạo tệp HDL 8
2.1.4.Mô phỏng thiết kế 8
2.1.5.Tạo ràng buộc thời gian 9
2.1.6.Triển khai thiết kế 10
2.1.7.Download thiết kế xuống FPGA 12
2.2. Công cụ phát triển hệ nhúng EDK 12
2.2.1.Tổng quan 12
2.2.2.Tạo dự án 13
2.2.3.XPS 14
2.2.4.Nền tảng phần cứng hệ nhúng 18
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
5

CHƢƠNG 3 - HỆ NHÚNG VỚI MICROBLAZE VÀ CÁC HỆ ĐIỀU
HÀNH TRÊN FPGA 20
3.1. Vi xử lý MicroBlaze 20
3.1.1.Kiến trúc 20
3.1.2.Giao diện tín hiệu 30
3.1.3.Giao diện ứng dụng 35
3.1.4.Kiến trúc tập lệnh 41
3.2. Kiến trúc hệ nhúng với MicroBlaze 44
3.3. Phát triển trình điều khiển trên các lõi hệ điều hành 45
3.3.1.Phát triển ứng dụng người dùng trên uClinux 47
3.3.2.Phát triển chương trình CGI trên uClinux 49
3.3.3.Lựa chọn các hệ điều hành khác quản lý mạng 51
CHƢƠNG 4 - ỨNG DỤNG CHO QUẢN LÝ TÒA NHÀ THÔNG MINH
54
4.1. Nhu cầu quản lý tòa nhà 54
4.2. Các thiết bị, hệ thống cần quản lý 57
4.2.1.Hệ thống điều khiển nhiệt độ, quản lý năng lượng 57
4.2.2.Hệ thống điều khiển chiếu sáng 57
4.2.3.Hệ thống âm thanh 58
4.2.4.Hệ thống camera giám sát 58
4.2.5.Hệ thống an ninh 58
4.2.6.Hệ thống điện thoại 59
4.2.7.Hệ thống tưới vườn tự động và điều khiển rèm cửa 59
4.2.8.Hệ thống bể bơi và spa 59
4.2.9.Truy cập và điều khiển từ Internet 59
4.3. Xây dựng chƣơng trình quản lý cho tòa nhà 60
4.3.1.Quy trình thiết kế hệ thống 60
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
6

4.3.2.Sơ đồ khối phần cứng 62
4.3.3.Cấu hình phần cứng 63
4.3.4.Khối giao tiếp DS1820 66
4.3.5.Thiết kế phần mềm 67
a)Web server 68
b)Giao tiếp RTC 69
c)Điều khiển thiết bị 69
d)Giao tiếp DS1820 69
4.4. Thiết kế giao diện 70
4.4.1.Thử nghiệm hệ thống đo và giám sát qua internet trên FPGA . 70
4.4.2.Thiết kế giao diện người dùng 71
KẾT LUẬN 73
TÀI LIỆU THAM KHẢO 74



Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
7

DANH MỤC CHỮ VIẾT TẮT

STT
Viết tắt
Mô tả
1
ASIC
Application Specic Integrated Circuit
2
ASMBL

Advanced Silicon Modular Block
3
ASSP
Application Specific Standard Product
4
API
Application Programming Interface
5
ARP
Address Resolution Protocol
6
BTR
Branch Target Register
7
BSP
Board Support Package
8
CPLD
Complex Programmable Logic Device
9
CLB
Configurable Logic Block
10
DLL
Delay-Locked Loop
11
DCM
Digital Clock Manager
12
DPLB

Data interface, Processor LocalBus
13
DOPB
Data interface, On-chip Peripheral Bus
14
DLMB
Data interface, Local Memory Bus (BRAM only)
15
DWFSL
FSL master direct connection interfaces
16
DRFSL
FSL slave direct connection interfaces
17
DXCL
Data side Xilinx CacheLink interface
18
DHCP
Dynamic Host Configuration Protocol
19
EDK
Embedded Development Kit
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
8

20
EPROM
Erasable Programmable Read-Only Memory
21
EEPROM

Electrically Erasable Programmable Read-Only
Memory
22
EAR
Exception Address Register
23
ESR
Exception Status Registe
24
EDR
Exception Data Registe
25
FPGA
Field-programmable gate array
26
FSL
Fast Simplex Link
27
FPU
Floating Point Unit
28
FSR
Floating Point Status Register
29
GNU
General Public License
30
HSTL
High-Speed Transceiver Logic
31

IPC
Inter-Process Communication
32
IP
Intellectual Property
33
ICMP
Internet Control Message Protocol
34
IXCL
Instruction side Xilinx CacheLink interface
35
ILMB
Instruction interface, Local Memory Bus
36
IPLB
Instruction interface, Processor LocalBus
37
IE
Interrupt Enable
38
LUT
LookUp Table
39
LVCMOS
Low Voltage Complementary Metal Oxide
Semiconductor
40
LVTTL
Low Voltage Transistor-Transistor Logic

Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
9

41
LMB
Local Memory Bus
42
LVDS
Low Voltage Differential Signaling
43
MSR
Machine Status Register
44
MFSL
FSL master interfaces
45
MB-GCC
MicroBlaze GNU Compiler Collection
46
MMU
Memory Management Unit
47
MPMC
Multi Port Memory Controller
48
OPB
On-chip Peripheral Bus
49
POSIX
Portable Operating System Interface

50
PLB
Processor Local Bus
51
PID
Process Identifier Register
52
PVR
Processor Version Register
53
PC
Program Counter
54
PLD
Programmable Logic Device
55
PLA
Programmable Logic Array
56
PAL
Programmable Array Logic
57
RISC
Reduced Instructions Set Computer
58
RTOS
Real-Time Operating Systems
59
RSDS
Reduced Swing Differential Signaling

60
SSTL
Stub Series-Terminated Logic
61
SLICEM
Slice- Memory
62
SLICEL
Slice- Logic
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
10

63
SPLD
Simplex PLD
64
SFSL
FSL slave interfaces
65
TLBLO
Translation Look-Aside Buffer Low Register
66
TLBHI
Translation Look-Aside Buffer High Register
67
TLBX
Translation Look-Aside Buffer Index Register
68
TLBSX
Translation Look-Aside Buffer Search Index

69
TCP
Transmission Control Protocol
70
UDP
User Datagram Protocol
71
VHDL
Very High Speed Integrated Circuit Hardware
Description Language
72
XCL
Xilinx Cache Link
73
XSI
X/Open System Interface
74
ZPR
Zone Protection Register

Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
11

DANH MỤC BẢNG BIỂU

Bảng 3-1 Địa chỉ vector ngắt, ngoại lệ và break 25
Bảng 3-2 Mô tả bus cục bộ LMB 31
Bảng 3-3 Mô tả tín hiệu của FSL chủ 33
Bảng 3-4 Mô tả tín hiệu của FSL tớ 33
Bảng 3-5 Mô tả loại dữ liệu 35

Bảng 3-6 Quy ước dùng thanh ghi 36
Bảng 3-7 Quy ước ngăn xếp 39
Bảng 3-8 Địa chỉ ngắt và ngoại lệ 40
Bảng 3-9 Kí hiệu của kiến trúc tập lệnh 41
Bảng 4-1 Cấu hình phần cứng 64
Bảng 4-2 Cấu hình khối giao tiếp IIC 65
Bảng 4-3 Kết quả tổng hợp khối giao tiếp DS1820 66
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
12

DANH MỤC HÌNH VẼ

Hình 1-1. Các chức năng của hệ thống 3
Hình 2-1 Tạo dự án 7
Hình 2-2 Khởi tạo thực thể mới trong file thiết kế 8
Hình 2-3 Thiết lập các thông số về thời gian cho mô phỏng 9
Hình 2-4 Tạo ràng buộc thời gian 10
Hình 2-5 Kết quả quá trình biên dịch 11
Hình 2-6 Gán chân cho tín hiệu 12
Hình 2-7 Quy trình thiết kế hệ thống nhúng sử dụng EDK 13
Hình 2-8 Chọn New Source 14
Hình 2-9 Giao diện chính của XPS 15
Hình 2-10 Thẻ project 15
Hình 2-11 Thẻ applications 16
Hình 2-12 Thẻ IP Catalog 16
Hình 2-13 Nội dung vùng hiển thị hệ thống 17
Hình 3-1 Sơ đồ khối chức năng của MicroBlaze 20
Hình 3-2 Dạng dữ liệu của MicroBlaze 21
Hình 3-3 Pipeline 3 trạng thái của MicroBlaze 23
Hình 3-4 Pipeline 5 trạng thái của MicroBlaze 23

Hình 3-5 Mô hình quản lý bộ nhớ ảo 24
Hình 3-6 Xử lí cache lệnh 27
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
13

Hình 3-7 Xử lí cache dữ liệu 29
Hình 3-8 Ví dụ liên kết FSL 30
Hình 3-9 Sơ đồ chân của một liên kết FSL 32
Hình 3-10 Khối IDCT liên kết với MicroBlaze qua FSL 34
Hình 3-11 Liên kết XCL dùng cho điều khiển bộ nhớ 34
Hình 3-12 Lệnh loại A 43
Hình 3-13 Lệnh loại B 43
Hình 3-14 Kiến trúc hệ nhúng với MicroBlaze 44
Hình 3-15 Sửa nội dung tệp Makefile 46
Hình 3-16 Sửa nội dung tệp Kconfig 46
Hình 3-17 Bổ sung trình điều khiển từ danh mục cấu hình 47
Hình 3-18 Chương trình lcd_test 48
Hình 3-19 Sửa nội dung tệp Makefile của ứng dụng mới 48
Hình 3-20 Chọn dịch vụ web server 50
Hình 3-21 Sửa nội dung tệp Makefile của chương trình CGI mới 50
Hình 4-1 Mô hình tòa nhà thông minh 56
Hình 4-2 Quy trình thiết kế hệ thống 60
Hình 4-3 Sơ đồ khối nền tảng phần cứng 62
Hình 4-4 Khối giao tiếp DS1820 66
Hình 4-5 Các module chương trình thiết kế trên uClinux 67
Hình 4-6 Cài đặt dịch vụ web server 68
Hình 4-7 Giải thuật giao tiếp DS1820 70
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
14

Hình 4-8 Các giao tiếp với các thiết bị ngoài với KIT Spartan 3E 71
Hình 4-9 Giao diện người dùng của hệ thống 72
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
1

LỜI MỞ ĐẦU
Hệ thống giám sát và điều khiển từ xa qua Ethernet dùng FPGA là một
hệ thống số hoàn chỉnh trên FPGA bao gồm các IP logic (hay các khối logic)
tự thiết kế, các IP cung cấp sẵn, lõi Vi xử lý mềm MicroBlaze [23] cùng với
các hệ điều hành khác. Sau khi hoàn chỉnh, hệ thống sẽ cần xử lý một khối
lượng công viêc khá lớn và tổng hợp, thu thập xử lý, giám sát… và xử lý tệp
sau đó truyền đi qua giao thức TCP/IP với sự hỗ trợ của các hệ điều hành
[20,21,22]. Bên cạnh đó là việc nhận và xử lý các tín hiệu điều khiển thiết bị
của người dùng từ phía giao diện web. Để giải quyết những công việc như
vậy, khối logic xây dựng với mã VHDL - đóng vai trò là một IP logic trong
hệ nhúng với vi xử lý MicroBlaze. Tất cả việc xử lý, sự kiện điều khiển,
truyền trang web được xây dựng trên hệ điều hành khác nhau Bố cục luận
văn này gồm 4 chương :
Chương 1 trình bày về các yêu cầu chức năng, yêu cầu phi chức năng
của hệ thống và tóm lược các công cụ sử dụng trong đề tài.
Chương 2 ở đây trình bày chi tiết về công dụng, tính năng của các công
cụ thiết kế, tổng hợp logic của Xilinx cũng như công cụ mô phỏng logic của
ModelSim.
Chương 3 trình bày khái niệm, cấu trúc, tính năng của vi xử lý Xilinx
MicroBlaze. Bên cạnh đó là kiến trúc tổng quan về một hệ nhúng trên
MicroBlaze và bộ công cụ nhúng khác nhau.
Chương 4 trình bày về quy trình thiết kế hệ thống logic hoàn chỉnh trên
FPGA, toàn bộ thiết kế của hệ thống trên các phần: phần cứng, phần mềm hệ
thống, giao diện người dùng và mạch điều khiển cho hệ thống và ứng dụng
của hệ thống.

Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
2

Qua đây, tôi xin gửi lời cảm ơn tới gia đình, bạn bè, các thầy cô ở Viện
Công nghệ Thông tin, trường Đại học Công nghệ Thông tin và Truyền thông
đã ủng hộ và giúp đỡ tôi trong quá trình làm luận văn. Đặc biệt, tôi xin chân
thành cảm ơn thầy giáo hướng dẫn là PGS.TS. Lê Bá Dũng đã nhiệt tình chỉ
bảo để tôi hoàn thành cuốn luận văn này.







Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
3

CHƢƠNG 1 - PHÂN TÍCH HỆ THỐNG
Chương này trình bày về việc xác định các yêu cầu chức năng của hệ
thống cũng như các công cụ phát triển để xây dựng đề tài. Công việc này là
công việc được tiến hành ở giai đoạn đầu tiên, giúp định hướng và hoạch định
cho quy trình thiết kế và triển khai chi tiết ở các giai đoạn tiếp theo.
1.1. Yêu cầu chức năng năng của hệ thống

Hình 1-1. Các chức năng của hệ thống
Đề tài được xây dựng với hai chức năng chính là giám sát và điều khiển
từ xa qua Internet [4,5,16,18]. Sau khi phân tích các điều kiện khả thi và các
chức năng của hệ thống một cách chi tiết, hệ thống được xây dựng dựa trên
nền tảng thiết kế logic trên FPGA với các chức năng như sau:

- Cung cấp dịch vụ Web server. Người dùng có thể truy cập vào hệ thống
từ xa qua mạng Internet bằng cách gõ địa chỉ IP của kit, khi truy cập
thành công trang web nhúng trong tệp hệ thống sẽ được tải về trên trình
duyệt của người dùng.
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
4

- Điều khiển các thiết bị điện qua giao diện web, các thiết bị này có thể
kết nối trực tiếp tới hệ thống qua dây hoặc không dây.
- Giao tiếp với cảm biến nhiệt để cho phép theo dõi được nhiệt độ nơi
cần giám sát.
- Tiếp tục nghiên cứu với các chức năng khác cho hệ thống.
1.2. Yêu cầu chức năng khác của hệ thống
Bên cạnh các yêu cầu chức năng của hệ thống là các yêu cầu chức năng
khác của hệ thống. Các yêu cầu này quyết định tính hiệu năng của hệ thống,
môi trường hoạt động, các yêu cầu về bảo mật… Áp dụng các yêu cầu đó vào
trong đề tài này, các yêu cầu này bao gồm:
- Môi trường hoạt động:
o Chỉ sử dụng trong nhà, môi trường làm việc trong phòng thông
thường.
o Giao diện người dùng qua các trình duyệt internet thông dụng
như IE, Firefox, Gnome.
o Sử dụng điện áp 5V cho toàn bộ hệ thống.
- Hiệu năng hệ thống:
o Dùng khoảng 90% toàn bộ tài nguyên của chip XC3S500E
o Kích thước bộ nhớ dữ liệu: 4MB.
o Kích thước bộ nhớ chương trình: 8MB.
o Công suất tiêu thụ toàn hệ thống: <2W.
- Đặc tính thẩm mỹ:
o Giao diện người dùng thân thiện, dễ sử dụng.

o Kích thước hệ thống nhỏ gọn, kết nối đơn giản.
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
5

1.3. Các công cụ sử dụng trong đề tài
Chip FPGA dùng để phát triển hệ thống trong đề tài là chip của hãng
Xilinx cung cấp [1,6,11,12], do đó toàn bộ môi trường phát triển và công cụ
phát triển hệ thống logic trên FPGA là phần mềm của hãng Xilinx, bao gồm:
- Xilinx EDK [14,21,24] (Embedded Development Kit): Công cụ phát
triển hệ thống nhúng trên FPGA. Công cụ này được coi là công cụ thiết
kế và phát triển hệ thống logic trên FPGA, cho phép cung cấp một hệ vi
xử lý hoàn chỉnh trên FPGA gồm các IP logic và vi xử lý.
- Xilinx ISE [22] (Integrated Software Environment): công cụ phần mềm
môi trường tích hợp. Công cụ này được coi là công cụ thiết kế và phát
triển các IP logic người dùng, các IP logic này đã được định nghĩa khi
đưa ra thiết kế hệ thống logic với Xilinx EDK.
Bên cạnh đó, quá trình thiết kế và phát triển các IP logic đòi hỏi công
cụ mô phỏng logic để kiểm tra các đặc tính, dạng sóng của tín hiệu vào ra của
khối logic đang được phát triển có đúng theo đặc tả thiết kế hay không. Trong
đề tài này, công cụ mô phỏng được sử dụng là phần mềm ModelSimXE [19],
phần mềm này hãng ModelSim cung cấp dành riêng cho việc mô phỏng thiết
kế FPGA với các công cụ của Xilinx.
Một công cụ quan trọng được sử dụng trong đề tài là công cụ phát triển
phần mềm nhúng uClinux-PetaLinux của hãng PetaLogix, cũng như các hệ
điều hành khác. Công cụ này cho phép nhúng hệ điều hành lên trên nền tảng
phần cứng đã xây dựng trên FPGA, điều khiển toàn bộ hoạt động của hệ
thống và cung cấp các phần mềm ứng dụng dựa trên chức năng mong muốn
của hệ thống.
Công cụ cuối cùng dùng trong đề tài là phần mềm thiết kế mạch Orcad
của hãng Calence. Công cụ này cho phép thiết kế các mạch mở rộng cho chip

Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
6

FPGA giúp kết nối hệ thống logic trên chip FPGA với các thiết bị bên ngoài
theo yêu cầu chức năng của hệ thống.
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
7

CHƢƠNG 2 - CÁC CÔNG CỤ PHÁT TRIỂN
Trong chương này sẽ trình bày chi tiết về công dụng, tính năng của các
công cụ thiết kế, tổng hợp logic của Xilinx bao gồm công cụ tổng hợp ISE,
công cụ phát triển hệ nhúng - thiết kế hệ thống Xilinx EDK.
2.1. Công cụ tổng hợp ISE
2.1.1. Tổng quan
ISE (Integrated Software Environment) là bộ chương trình dùng để
phát triển FPGA của hãng Xilinx. Chương trình này có rất nhiều tiện ích,
nhưng chức năng chính của nó là tổng hợp, thực hiện, sửa lỗi và FPGA
Device Configuration [22].
2.1.2. Tạo dự án
Sau khi khởi động ISE, chọn File > New Project Trong hộp thoại
hiện ra, nhập các thông số cho project, như tên dự án, dòng sản phẩm FPGA,
ngôn ngữ sử dụng, công cụ tổng hợp và mô phỏng. Ấn Next.

Hình 2-1 Tạo dự án
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
8

2.1.3. Tạo tệp HDL

Hình 2-2 Khởi tạo thực thể mới trong file thiết kế

Trong hộp thoại tiếp theo, ta ấn New Source>VHDL Module để tạo file
mã nguồn mới. Nhập tên thực thể, tên architecture, và xác định các đầu vào,
đầu ra cho thực thể đó. Sau khi ấn Next, Finish một file mã nguồn VHDL mẫu
sẽ được tạo ra với các dòng lệnh cấu hình cho thực thể như đã khai báo. Ta
tiến hành chỉnh sửa, hoàn thiện file này để có thiết kế hoàn chỉnh.
2.1.4. Mô phỏng thiết kế
Trong ISE có tích hợp sẵn công cụ mô phỏng cho thiết kế, tuy nhiên sẽ
tốt hơn nếu ta sử dụng một phần mềm mô phỏng chuyên dụng hơn như
ModelSim (trình bày ở phần tiếp theo).
- Click chọn thực thể cần mô phỏng trong cửa sổ Sources. Vào menu
Project> New Source> Test Bench WaveForm và đặt tên cho test bench
này.
- Tiếp theo, hộp thoại cấu hình thời gian hiện ra. Ta thiết lập các thông
số về thời gian cho mô phỏng.
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
9


Hình 2-3 Thiết lập các thông số về thời gian cho mô phỏng
Gọi chương trình mô phỏng từ ISE bằng cách chọn file testbench từ
cửa sổ Source và nhấp đôi chuột trái vào dòng chữ “Simulate Behavioral
Model”. Chú ý mỗi khi sửa lại mã VHDL, muốn mô phỏng lại ta phải dịch lại
file VHDL, nếu mô phỏng bằng ISE thì việc dịch lại là tự động, trong khi đó
trong ModelSim ta phải chọn file vừa chỉnh sửa để dịch lại sau đó bắt đầu lại
quá trình mô phỏng.
2.1.5. Tạo ràng buộc thời gian
- Trong cửa sổ Sources, chọn Implementation, và click chọn file mã
nguồn.
- Click đúp vào mục Create Timing Constraints trong mục User
Constraints. ISE sẽ chạy chương trình tổng hợp và tự động tạo ra file

ràng buộc (.ucf). Ta nhấn Yes để add file này vào project.
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
10

- Trong hộp thoại tạo ràng buộc thời gian, ta thiết lập các thông số
Period, Pad to Setup, và Clock to Pad. Sau khi thiết lập, ràng buộc trên
sẽ được hiển thị như hình sau:

Hình 2-4 Tạo ràng buộc thời gian
2.1.6. Triển khai thiết kế
 Chọn file mã nguồn mà ta muốn implement, click đúp vào mục View
Design Summary để xem tổng quan về thiết kế. Sau đó click đúp mục
Implement Design và đợi chương trình biên dịch file. Sau quá trình biên
dịch, ta sẽ nhận được các thông báo về lỗi xảy ra (nếu có).
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên
11


Hình 2-5 Kết quả quá trình biên dịch
 Gán chân cho chip FPGA: click đúp vào Floorplan Area/IO/Logic -
Post Synthesis trong thẻ Process. Trong cửa sổ gán chân hiện ra, ta
chọn tab Package view và tiến hành gán chân cho các tín hiệu vào, ra.
Số hóa bởi Trung tâm Học liệu – Đại học Thái Nguyên