Bài giảng kỹ thuật điện tử số Bộ nhớ bán dẫn

Semiconductor Memory 1
Bộ nhớ bán dẫn
Nguyễn Quốc Cường – 3I
Semiconductor Memory 2
Nội dung
• RAM tĩnh
• RAM ñộng
• ROM / PROM / EPROM
Semiconductor Memory 3
Sơ ñồ khối của SRAM
Giải mã
ñịa chỉ
Memory cells
input buffer output buffer
Control
logic
data I/O
address
R/W
OE
CS
Semiconductor Memory 4
RAM
• RAM ñộng (DRAM: Dynamic RAM):
– thông tin ñược lưu giữ trên một tụ cho một bit
– ñọc/ghi thông tin thông qua một access transistor (hoặc pass
transistor)
– ñiện tích trên tụ bị dò (qua các tiếp giáp bán dẫn)  thông tin có
thể bị mất  cần một mạch “refresh” ñịnh kỳ vài mili giây
• RAM tĩnh (SRAM: Static RAM):
– Cho phép ñọc và ghi thông tin

– Không cần mạch làm refresh ñịnh kỳ như DRAM
Semiconductor Memory 5
SRAM
L1
Q1 Q2
L2
P1
P2
M1 M2
P3 P4
Q6Q5
Q4 Q7
Q3
DOUT
VDD
DIN
R\W
VDD
RASCAS
DOUT
VDD
DIN
R\W
DIN DIN
R
\WR\W
DOUT
Read/Write Amplifier
DOUT
Read/Write Amplifier

A B
Semiconductor Memory 6
• RAS: Row Address Select
– lựa chọn hàng (tích cực cao)
• CAS: Column Address Select
– lựa chọn cột (tích cực cao)
• P1, P2, P3, P4: pass transistor (access
transistor)
• M1, M2: active-load
Semiconductor Memory 7
ðọc SRAM
• Cell lưu giữ giá trị 1:
– Q1 OFF: A = HIGH
– Q2 ON: B = LOW
• ðọc cell:
– R\W = 0: Q3 ON
– RAS = 1: P1 và P2 ON
– CAS = 1: P3 và P4 ON
– cực gate của Q7 ñược nối với GND thông qua P4, P2 và Q2: Q7
sẽ turn-off  D
OUT
= HIGH
• Tương tự
Semiconductor Memory 8
Viết SRAM
• Cell lưu giữ giá trị 1:
– Q1 OFF: A = HIGH
– Q2 ON: B = LOW
• Viết giá trị 0 vào cell:
– R\W = 1: Q3 ON

– RAS = 1: P1 và P2 ON
– CAS = 1: P3 và P4 ON
– DIN = 0: Q4 OFF, tuy nhiên Q4’ (của mạch read/write amplifier
bên trái) sẽ ON (do sử dụng ñảo của DIN)  ñiện áp ñiểm A sẽ
giảm  Q2 sẽ chuyển từ ON sang OFF  Q1 sẽ chuyển từ
OFF sang ON
– Q1 ON, Q2 OFF  cell lưu giữ giá trị 0
Semiconductor Memory 9
CY6264
SRAM 8K x 8
Semiconductor Memory 10
Chu kỳ ñọc
Semiconductor Memory 11
Semiconductor Memory 12
Chu kỳ viết
Semiconductor Memory 13
Semiconductor Memory 14
DRAM
• DRAM: xuất hiện vào những năm 1970s
• Ưu ñiểm:
– Mật ñộ cao hơn SRAM
– Công suất tiêu thụ nhỏ
• Nhược ñiểm:
– Tốc ñộ truy cập chậm hơn
– Cần mạch refresh
Semiconductor Memory 15
DRAM cell
CL
M
CS

word line
bit line
CL CS
Thường C
L
gấp vài chục lần C
S
( C
S
~ 40fF, C
L
~ 300fF)
C
L
charge ñiện áp = 5V:
Nếu C
S
ñược charge ñiện áp 4.5V (giá trị “1”)  khi cân bằng ñiện áp ~ 4.9V
Nếu C
S
ñược charge ñiện áp 0V (giá trị “0”) khi cân bằng ñiện áp ~ 4.5V
Semiconductor Memory 16
MD1
MS1
MS2
MS
MS3
MS4
CD1
CS

CS
MC1
MP2
CS
CD2
CS
MC2
C1
CL
CL
SICAS
P
P
P
P
SG
VDD
I/OI/O
I/OI/O
Row0
Row63
DT
DB
Row64
Row127
VDD
Dummy row
Dummy row
DT
DB

DATA
DATA
MP1
Half bit line
Half bit line
MD2
Semiconductor Memory 17
ðọc RAM
1. Tín hiệu P = high, sau ñó P = low
2. Tín hiệu lựa chọn hàng tích cực high ñồng thời
tín hiệu dummy row tích cực (nếu lựa chọn
hàng phía trên thì Dummy row Bottom phải tích
cực và ngược lại)
3. Tín hiệu SI (isolation signal) và SG (signal
gate) tích cực high
4. Tín hiệu CAS tích cực
Semiconductor Memory 18
ðọc DRAM
• Precharge:
– Tín hiệu P = high
– MP1 và MP2 dẫn: CL của Half bit line ñược nạp ñến VDD
– Cực D của MD1 và MD2 ñược charge ñến 0  CD1 và CD2
charge bằng 0
– Tín hiệu P = low: kết thúc precharge
• Tín hiệu selected row ñược kích hoạt (1 trong
128 tín hiệu): Giả sử row63 ñược lựa chọn
• Nếu cell lưu giá trị “1”: V
CS
= 4.5V
• Nếu cell lưu giá trị “0”: V

CS
= 0V
Semiconductor Memory 19
ñọc giá trị “1” ( V
CS
= 4.5V)
• C
L
ñược nối với C
S
ñiện áp cân bằng VBLT ~
4.9V
• Tín hiệu DB tích cực  VBLB ~ 4.75V (do sự
phân bố lại ñiện tích giữa C
L
và C
D2
, charge 0)
• Tín hiệu SI và SG tích cực:
– M
S
, M
S3
và M
S4 dẫn
– Do VBLT > VBLB  M
S2
dẫn còn M
S1
không dẫn  VBLT giữ

nguyên giá trị, VBLB = 0.
• Tín hiệu CAS tích cực:
– DATA = VBLT = “1”
– _DATA (ñảo của DATA) = VBLB = “0”
Semiconductor Memory 20
ñọc giá trị “0”
• Phân bố lại ñiện tích giữa V_{CL} và V_{CS} 
VBLT = 4.5V
• Phân bố lại ñiện tích giữa V_{CD2} và C_L 
VBLB = 4.75V
• Tín hiệu SI và SG tích cực:
– M
S
, M
S3
và M
S4 dẫn
– Do VBLT < VBLB  M
S1
dẫn còn M
S2
không dẫn  VBLB giữ
nguyên giá trị, VBLT = 0.
• Tín hiệu CAS tích cực:
– DATA = VBLT = “0”
– _DATA (ñảo của DATA) = VBLB = “1”
Semiconductor Memory 21
• Nếu các cell bottom ñược lựa chọn thì giá trị
xuất hiện tại DATA và _DATA sẽ cần phải lấy
ñảo lại giá trị cất trong cell

Semiconductor Memory 22
viết giá trị vào DRAM
• Thông tin cần viết sẽ ñược ñặt vào DATA và
_DATA
• Tín hiệu CAS tích cực  tụ C_L ñược charge
• Tín hiệu Row tích cực, tu C_S ñược charge
thông qua ñiện tích trên C_L
Semiconductor Memory 23
refresh
•
ð
i
ệ
n tích trên C
S
s
ẽ
b
ị thay ñổ
i (do các
ñ
i
ệ
n tr
ở
gi
ữ
a
gate và drain)


c
ầ
n refresh các t
ụ
• Vi
ệ
c “refresh”
ñượ
c th
ự
c hi
ệ
n liên t
ụ
c theo m
ộ
t chu k
ỳ
nh
ấ
t
ñị
nh và
ñượ
c th
ự
c hi
ệ
n theo hàng
•

ðầ
u tiên các t
ụ
C
L
và C
D
ñượ
c precharge (gi
ả
thi
ế
t
precharge các top row):
– V
CL
= VDD
– V
CD1
và V
CD2
= 0
• Tín hi
ệ
u Row và tín hi
ệ
u DB (dummy bottom) tích c
ự
c


phân b
ố
l
ạ
i
ñ
i
ệ
n tích c
ủ
a các C
L
• Sau
ñ
ó tín h
ệ
u SI và SG tích c
ự
c

refresh tín hi
ệ
u
ñ
i
ệ
n
áp c
ủ
a C

S
• Tín hi
ệ
u CAS s
ẽ
KHÔNG TÍCH C
Ự
C trong chu k
ỳ
refresh
Semiconductor Memory 24
ROM
Giải mã
ñịa chỉ
Memory cells
output buffer
Control
logic
address
OE
CS
Semiconductor Memory 25
ROM cell
WL
BL
WL
BL
1
WL
BL

WL
BL
WL
BL
0
V
DD
WL
BL
GND
Diode ROM MOS ROM 1 MOS ROM 2
Semiconductor Memory 26
MOS-NOR-ROM
WL[0]
GND
BL [0]
WL [1]
WL [2]
WL [3]
V
DD
BL [1]
Pull-up devices
BL [2] BL [3]
GND
Semiconductor Memory 27
• Thông tin các từ lấy ra tại bit line (BL)
• BL sẽ là NOR của các tín hiệu WL (Word line)
• Các loại ROM dựa trên các kiểu cell kể trên
ñược gọi là PROM (Programmable ROM)

• Nhược ñiểm: chỉ lập trình ñược 1 lần.
• Khắc phục: sử dụng EPROM
Semiconductor Memory 28
MOS có cực gate ñể ngỏ
0 V
0 V
DS
Removing programming
voltage leaves charge trapped
5 V
5 V
DS
Programming results in
higher V
T
.
20 V
20 V
DS
Avalanche injection
Semiconductor Memory 29
ðiện áp ngưỡng của MOS
“ 0”-state “ 1”-state
DV
T
V
WL
V
GS
“ ON”

“ OFF”
I
D
Semiconductor Memory 30
EPROM
• Khi bit nhớ chưa ñược lập trình, ñiều này có nghĩa là floating gate chưa
ñược nạp ñiện tích thì control gate có tác dụng như là cực ñiều khiển bình
thường. Nếu ñặt một ñiện áp High (cỡ > 2V) vào cựa gate thì sẽ hình thành
kênh dẫn giữa D và S
• ðể lập trình cho phần tử nhớ thì floating gate cần phải ñược nạp ñiện sao
cho muốn hình thành kênh dẫn giữa D và S thì ñiện áp ñặt vào control gate
phải lớn hơn rất nhiều lần 2V
– ðiện áp cỡ 16V ñến 20V (phụ thuộc vào công nghệ) cần ñược ñặt giữa cực D và S. ðồng
thời cực control gate cũng cần phải có ñiện áp cao (~25V hoặc bằng ñiện áp cực D)
– Khi phần tử nhớ là chưa lập trình thì ñiện áp cao ñặt vào cực control gate sẽ làm cho
MOSFET làm việc ở vùng pinch-off (vùng bão hoà) khi ñó các ñiện tử sẽ chuyển ñồng nhanh
từ S ñến D dưới tác dụng của ñiện trường.
– Do tác ñộng của ñiện trường do cực gate gây ra, một sô ñiện tử sẽ xuyên qua vùng oxide
cách ñiện và ñến floating gate  cực ñược nạp ñiện tích âm. ðiều này sẽ làm giảm tác ñộng
của ñiện trường do cực control gấy ra  cân bằng ñiện tích. Các ñiện tích âm sẽ bị giữ lại ở
floating gate ngay cả khi các ñiện áp lập trình không còn tác ñộng.
– Do floating gate tích ñiện âm  ñể tạo ñược kênh dẫn giữa D và S cần một ñiện áp ñặt vào
control gate cao hơn so với khi floating gate chưa bị nạp ñiện  như vậy phần tử nhớ ñã
ñược lập trình.
• ðiện tích có thể bị giữ ở floating gate trong thời gian vài năm.
• ðể xoá EPROM ñưa các phần tử nhớ về unprogrammed state, các ñiện tử
cần ñược giải phóng khỏi floating gate. ðiều này ñược thực hiện bởi tác
ñộng của tiu cực tím lên phần tử nhớ (cỡ 20 phút). Các ñiện tử khi nhận
ñược năng lượng của các photon sẽ thoát khỏi floating gate và trở về ñế.
Các EPROM do ñó ñược chế tạo với một cửa sổ ñể cho phép chiếu tia cực

tím ñến các phần tử nhớ.
Semiconductor Memory 31
Electrically Erasable PROM
(EEPROM)
• Nhược ñiểm của EPROM:
– khi lập trình cần phải tháo ra khỏi mạch
– tuỳ thuộc vào cường ñộ của tia cực tím mà thời gian xoá ROM
có thể lâu (1 giờ).
• EEPROM: cho phép xoá ROM bằng ñiện áp.
Semiconductor Memory 32
EEPROM
• floating gate và Drain ñược ñặt rất gần nhau ( <
20nm)
• khi ñặt một ñiện áp cỡ 20V lên cực control gate
và D (nối ñất), ñiện trường cao sẽ tạo ra dòng
ñiện trong chất cách ñiện  floating gate ñược
nạp ñiện
• ñể xoá (discharge) ñiện tích trên floating gate thì
một ñiện áp ngược ñược ñặt vào D và control
gate. ðiện trường sẽ làm các ñiện tử rời khỏi
floating gate.
Semiconductor Memory 33
Flash EEPROM
• Sử dụng các ñiện áp cao (20V) ñể xoá ROM là
nhược ñiểm của EEPROM
• Flash Memory là một biến thể của EEPROM với
các cực control và floating ñược ñặt rất gần
nhau (cỡ 10nm) ñiều này cho phép discharge
(xoá) bằng cách ñặt các ñiện áp 12V giữa
control gate và source

– xoá: V
GS
= -12V ( S n
ố
i
ñấ
t còn D
ñể
h
ở
)
– l
ậ
p trình: V
GS
= 12V (G n
ố
i
ñấ
t) còn D n
ố
i 7V, gi
ố
ng
nh
ư
v
ớ
i EPROM các
ñ

i
ệ
n t
ử
chuy
ể
n
ñộ
ng trong kênh
d
ẫ
n s
ẽ
b
ị ñiệ
n tr
ườ
ng G làm chuy
ể
n
ñộ
ng qua vùng
oxide và
ñế
n c
ự
c floating gate
Semiconductor Memory 34
CMOS EEPROM 27C256
Semiconductor Memory 35

Semiconductor Memory 36
Semiconductor Memory 37
Semiconductor Memory 38