Tải bản đầy đủ (.pdf) (29 trang)

Đồ án Thiết kế bộ đếm mạch điện không đồng bộ MOD8

Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (902.34 KB, 29 trang )

MỤC LỤC
CÁC PHẦN TỬ LOGIC CƠ BẢN 1
1. KHÁI NIỆM VỀ MẠCH SỐ 1
2. HỌ LOGIC DƯƠNG - ÂM 2
3. CỔNG LOGIC 3
3.1 Khái niệm 3
9
4. FLIP-FLOP (FF) 9
4.1. Khái niệm 9
I. KHÁI NIỆM 19
Mạch đếm không đồng bộ : 19
PHẦN I
CÁC PHẦN TỬ LOGIC CƠ BẢN
1. KHÁI NIỆM VỀ MẠCH SỐ
Mạch số là mạch dùng để xử lý tín hiệu số. Tín hiệu số là tín hiệu có biên độ
biến thiên không liên tục theo thời gian hay còn gọi là tín hiệu gián đoạn, nó được
biểu diễn dưới dạng sóng xung với 2 mức điện thế cao và thấp mà tương ứng với
hai mức điện thế này là hai mức logic của mạch số.
Việc xử lý ở đay bao gồm các vấn đề:
- Lọc số
- Điều chế/ Giải điều chế
- Mã hoá
Ưu điểm của mạch số so với mạch tương tự:
- Độ chống nhiễu cao
- Phân tích và thiết kế mạch số tương đối đơn giản
Vì vậy, hiện nay mạch số được sử dụng khá phổ biến trong tất cả các lĩnh vực như:
Đo lường số, truyền hình số, điều khiển số…
2. HỌ LOGIC DƯƠNG - ÂM
Trạng thái logic của mạch số có thể biểu diễn bằng mạch điện đơn giản như trên
hình 2.1
- K mở: Đèn tắt


- K đóng: Đèn sáng
Trạng thái Đóng/Mở của Khoá K hoặc trạng thái Sáng/Tắt của đèn Đ cũng được đặc
trưng cho trạng thái logic của mạch số.
Nếu thay khoá K bằng khoá điện tử dùng BJT như trên hình 3.2:
Hình 2.2a:
- Khi
0
=
i
v
→BJT tắt →
cc
Vv
+=
0
- Khi
0
>
i
v
→BJT dẫn bão hoà →
( )
Vvv
ces
2,0
==
Hình 2.2b:
- Khi
0
=

i
v
→BJT tắt→
cc
Vv
−=
0
2
Hình 2.1
Hình 2.2. Biểu diễn trạng thái logic của mạch số bằng khóa điện tử dùng BJT
- Khi
0
<
i
v
và đủ lớn để thoả mãn điều kiện dẫn bão hoà
min
β
CS
B
I
I

→BJT dẫn
bão hoà →
( )
Vvv
ceso
2,0
−=−=

Người ta phân biệt ra 2 loại logic:
- Chọn:
0log1log icic
VV
>
→ họ logic dương
- Chọn
0log1 icLogiic
VV
<
→ họ logic âm
Logic dương và logic âm là những họ logic tỏ, ngoài ra còn những họ logic mờ.
3. CỔNG LOGIC
3.1 Khái niệm
Cổng logic là một trong các thành phần cơ bản để xây dựng mạch số. Nó được
thiết kế trên cơ sở các phần tử linh kiện bán dẫn như Diode, BJT, FET để hoạt động
theo bảng trạng thái cho trước.
3.2 Chức năng một số cổng logic cơ bản
a. Cổng không đảo (BUFFER)
Cổng không đảo hay còn gọi là cổng đệm (BUFFER) là cổng có một đầu vào và
một đầu ra với ký hiệu và bảng trạng thái hoạt động như hình 3.2.a. :
Phương trình logic mô tả trạng thái hoạt động của cổng: y = x
3
Hình 3.2.a Ký hiệu và bảng trạng thái của cổng không đảo
Trong đó:
- Với x là đầu vào có trở kháng vào
v
Z
vô cùng lớn → do đó cổng không đảo
không có khả năng hút dòng lớn ở ngõ vào.

- Với đầu ra y có trở kháng ra
ra
Z
nhỏ → cỏng đệm có khả năng cung cấp dòng
đầu ra lớn
Chính vì vậy người ta sử dụng cổng không đảo giữ vai trò, chức năng là cổng đệm
thao 2 ý nghĩa sau:
- Dùng để phối hợp trở trở kháng
- Dùng để cách ly và nâng dòng cho tải
b. Cổng đảo (NOT)
Cổng ĐẢO (còn gọi là cổng NOT) là cổng logic có 1 ngõ vào và một đầu ra, với
ký hiệu và bảng trạng thái hoạt động như hình 3.2.b.:
Phương trình logic mô tả hoạt động của cổng ĐẢO:
xy
=
Cổng đảo giữ chức năng như một cổng đệm, nhưng người ta gọi là đệm đảo vì tín hiệu
đầu ra ngược pha với tín hiệu đầu vào.
c. Cổng VÀ (AND)
Cổng AND là cổng logic thực hiện chức năng của phép toán nhân logic với 2
đầu vào và một đầu ra ký hiệu như hình 3.2.c. :
Phương trình logic mô tả hoạt động của cổng AND:
21
.xxy
=
Bảng trạng thái hoạt động của cổng AND 2 đầu vào:
4
Hình 3.2.b Ký hiệu và bảng trạng thái của cổng ĐẢO
Từ bảng trạng thái này ta có nhận xét: đầu ra y chỉ bằng 1 (mức logic 1) khi cả hai đầu
vào đều bằng 1, đầu ra y bằng 0 (mức logic 0) khi có một đầu vào bất kỳ (
1

x
hoặc
2
x
)
ở mức logic 0.
Xét trường hợp tổng quát cho cổng AND có n đầu vào x
1
, x
2
…x
n
:
Vậy đặc điểm của cổng AND là: đầu ra y chỉ bằng 1 khi tất cả các đầu vào đều bằng 1,
đầu ra y bằng 0 khi có ít nhất một đầu vào bằng 0.
d. Cổng OR (Hoặc)
Là cổng thực hiện chức năng của phép toán cộng logic, cổng OR có 2 đầu vào
và 1 đầu ra có ký hiệu như hình 3.2.d.:
Phương trình logic mô tả hoạt động của cổng OR :
21
xxy
+=
Bảng trạng thái mô tả hoạt động của cổng OR :
5
Hình 3.2.d Cổng OR 2 ngõ vào
Cổng AND với n ngõ vào
Hình 3.2.c Cổng AND
Xét trường hợp tổng quát với cổng OR có n đầu vào.
Phương trình logic :
Đặc điểm của cổng OR là : tín hiệu đầu ra chỉ bằng 0 khi và chỉ khi tất cả các

đầu vào đều bằng 0, ngược lại tính iệu đầu ra bằng 1 khi chỉ cần có ít nhất một đầu vào
bằng 1.
e. Cổng Hoặc – Không (NOR)
Là cổng thực hiện chức năng của phép toán cổng đảo logic, là cổng có 2 đầu vào
và 1 đầu ra có ký hiệu như hình 3.2.e. :
Phương trình logic mô tả trạng thái hoạt động của cổng:
21
xxy
+=
Bảng trạng thái mô tả hoạt động của cổng NOR:
6
Hình 3.2.e Ký hiệu cổng NOR
Cổng OR với n ngõ vào
Xét trường hợp tổng quát cho cổng NOR có n đầu vào:
Vậy đặc điểm của cổng NOR là: Tín hiệu đầu ra chỉ bằng 1 khi tất cả các đầu
vào đều bằng 0, tín hiệu đầu ra sẽ bằng 0 khi có ít nhất 1 đầu vào bằng 1.
f. Cổng XOR
Đây là cổng logic thực hiện chức năng của mạch cộng modul 2 (cộng không
nhớ), là cổng có 2 đầu vào và 1 đầu ra có ký hiệu và bảng trạng thái như hình 3.2.f :
Phương trình trạng thái mô tả hoạt động:
212121
xxxxxxy
⊗=+=
Cổng XOR được dùng để so sánh 2 tín hiệu vào:
- Nếu hai tín hiệu vào là bằng nhau thì tín hiệu đầu ra bằng 0
- Nếu hai tín hiệu vào là khác nhau thì tín hiệu đầu ra bằng 1
Các tính chất của phép toán XOR:
7
Hình 3.2.f. Cổng XOR
Cổng NOR với n ngõ vào

g. Cổng XNOR
Đây là cổng logic thực hiện chức năng của mạch cộng đảo modul 2, là cổng có 2
đầu vào và 1 đầu ra có ký hiệu và bảng trạng thái như hình 3.2.g. :
Phương trình logic:
212121
xxxxxxy
⊗=+=
Tính chất của cổng XNOR:
8
Hình 3.2.g. Cổng XNOR
4. FLIP-FLOP (FF)
4.1. Khái niệm
Đây là mạch dao động đa hài trạng thái bền, được xây dựng trên cơ sở các cổng
logic và hoạt động theo một bảng trạng thái cho trước.
4.2. Phân loại FF theo chức năng
a. RSFF
Hình 3.52: Ký hiệu
Đó là FF có các đầu vào và đầu ra ký hiệu như hình 4.2.a vẽ.
Trong đó: - S, R: các đầu vào dữ liệu
- Q,
Q
: các đầu ra
- C
k
: tín hiệu xung đồng hồ
Gọi
n
S

n

R
là trạng thái của đầu vào DATA ở xung C
k
thứ n.
Gọi
n
Q
,
1
+
n
Q
là trạng thái của đầu ra Q ở xung C
k
thứ n và thứ n+1
Lúc đó ta có bảng trạng thái mô tả hoạt động như sau:
9
Hình 4.2.a Ký hiệu RSFF
Chúng ta lưu ý rằng trạng thía khi cả hai đầu vào S = R = 1 lúc đó cả hai đầu ra
có cùng mức logic, đây là trạng thái cấm của RSFF.
Tiếp theo ta sẽ đi xây dựng bảng đầu vào kích gồm 2 phần, phần bên trái liệt kê
ra các yêu cầu cần chuyển đổi của FF, và phần bên phải là các điều kiện tín hiệu đầu
vào kích cần đảm bảo để đạt được các sự chuyển đổi ấy. Nếu các điều kiện đầu vào
được đảm bảo thì FF sẽ chuyển đổi theo đúng yêu cầu. Thực chất bảng đầu vào kích
của FF là sự khai triển bảng trạng thái của FF. Ta viết lại như sau:
Trong bảng này, tín hiệu đầu ra ở trạng thái tiếp theo Q
n+1
sẽ phụ thuộc vào tín
hiệu các đầu vào dữ liệu S, R và tín hiệu đầu ra ở trạng thái hiện tại Q
n

.
Từ bảng trên ta có bảng đầu vào kích như sau:
10
Cũng từ bảng trạng thái khai triển ta có thể tìm được phương trình logic của RSFF bằng
cách lập bảng Karnaugh như sau:
Từ bảng này ta có phương trình:
Vì điều kiện của RSFF là S.R = 0 nên ta có phương trình logic của RSFF được viết đầy
đủ như sau:
Dạng sóng minh hoạ hoạt động của RSFF trên hình 3.53:
Đồ thị thời gian dạng sóng RSFF
b. TFF
11
Đó là FF có đầu vào và đầu ra ký hiệu và bảng trạng thái hoạt động như hình vẽ
sau:
Hình 4.2.b Ký hiệu TFF và bảng trạng thái hoạt động
Trong đó:
- T: đầu vào dữ liệu
- Q,
Q
: các đầu ra
- C
k
: tín hiệu xung đồng hồ
Gọi T
n
là trạng thía của đầu vào dữ liệu T ở xung C
k
thứ n.
Gọi
n

Q
,
1
+
n
Q
là trạng thái của đầu ra ở xung C
k
thứ n và n+1
Lúc đó ta có bảng trạng thái hoạt động khai triển của TFF. Từ bảng này ta có nhận
xét :
- Khi T = 0 : mỗi khi có xung C
k
tác động đầu ra Q duy trì trạng thái cũ trước đó.
- Khi T = 1 : mỗi khi có xung C
k
tác động đầu ra Q đảo trạng thái
Từ bảng trạng thái khai triển của TFF ta tìm được bảng đầu vào kích:
12
Phương trình logic của TFF:
Trên hình 3.55 minh hoạ đồ thị thời gian dạng sóng của TFF.
- Tín hiệu đầu ra Q đầu tiên luôn luôn ở mức logic 0
- Tín hiệu C
k
(1) điều khiển theo sườn xuống nhìn tín hiệu T dưới mức logic 1. Theo
bảng trạng thái: T
0
= 1 và
10
010

==⇒=
QQQ
- Tín hiệu C
k
(2) điều khiển theo sườn xuống nhìn tín hiệu T dưới mức logic 0. Theo
bảng trạng thái: T
1
= 0 và
11
121
==⇒=
QQQ
giữ nguyên trạng thái trước đó.
- Tín hiệu C
k
(3) điều khiển theo sườn xuống nhìn tín hiệu T dưới mức logic 1. Theo
bảng trạng thái: T
2
= 1 và
01
232
==⇒=
QQQ
Trường hợp đầu vào T luôn bằng 1 (luôn luôn ở mức logic 1):
Dạng sóng đầu ra khi T = 1
13
Khi T = 1 thì dạng sóng đầu ra Q được cho trên hình vẽ. Ta có nhận xét rằng chu kỳ của
đầu ra Q bằng 2 lần chu kỳ tín hiệu xung C
k
nên tần số của đầu ra là:

Vậy, khi T = 1 thì TFF giữ vai trò mạhc chia tần số xung vào C
k
.
Tổng quát: Ghép nối tiếp nTFF với nhau sao cho đầu ra của TFF trước nối với đầu vào
của TFF đứng sau (C
ki+1
nối với Q
i
) và lúc bấy giờ tất cả các đầu vào dữ liệu T ở tất cả
các TFF đều giữ mức logic 1, lúc đó tín hiệu đầu ra sẽ là:
với Q
n
là tín hiệu đầu ra của TFF thứ n.
c. DFF
Đó là FF có đầu vào và đầu ra ký hiệu như hình 4.2.c.:
Hình 4.2.c Ký hiệu DFF
Trong đó: D: đầu vào dữ liệu
Q,
Q
là các đầu ra
Gọi D
n
là trạng thái của đầu vào dữ liệu D ở xung C
k
thứ n.
Gọi
n
Q
,
1

+
n
Q
là trạng thái của đầu ra ở xung C
k
thứ n và n+1
Lúc đó ta có bảng trạng thái như sau :
Khai triển bảng này để tìm bảng đầu vào kích của DFF:
14
Bảng đầu vào kích của DFF:
Phương trình logic:
Trên hình là đồ thị thời gian dạng sóng của DFF:
Giải thích:
- Tín hiệu ra Q đầu tiên luôn ở mức logic 0,
0
0
=
Q
- Tín hiệu C
k
(1) điều khiển theo sườn xuống nhìn tín hiệu D dưới mức logic 1. Theo
bảng trạng thái: D
0
= 1 và
1
1
=
Q
- Tín hiệu C
k

(2) điều khiển theo sườn xuống nhìn tín hiệu D dưới mức logic 0. Theo
bảng trạng thái: D
1
= 0 và
0
2
=
Q
giữ nguyên trạng thái trước đó.
v.v
Ứng dụng của DFF:
15
- Dùng để chia tần số
- Dùng để lưu trữ dữ liệu để chế tạo các bộ nhớ và thanh ghi
- Dùng để chốt dữ liệu
d. JK FF
Đó là FF có đầu vào và đầu ra ký hiệu như hình 4.2.d.:
Trong đó:
- J, K là các đầu vào dữ liệu
- Q,
Q
là các đầu ra
Hình 4.2.d. Ký hiệu JK FF
Gọi J
n
, K
n
là trạng thía đầu vào dữ liệu của J, K ở xung C
k
thứ n .

Gọi
n
Q
,
1
+
n
Q
là trạng thái của đầu ra ở xung C
k
thứ n và n+1. Lúc đó ta có bảng trạng
thái mô tả hoạt động của JK FF.
Phương trình logic:
Từ bảng trạng thái ⇒ JK FF khắc phục được trạng thái cấm của RSFF. Để tìm bảng
đầu vào kích ta triển khai bảng trạng thái:
16
Từ bảng khai triển trên ta xây dựng được bảng đầu vào kích cho JK FF như sau:
Đồ thị thời gian dạng sóng của JK FF:
Đồ thị thời gian dạng sóng của JK FF
Nhận xét: JK FF là mạch điện có chức năng thiết lập trạng thái 0, trạng thái 1, chuyển
đổi trạng thái và duy trì trạng thái căn cứ vào các tín hiệu đầu vào J, K và xung nhịp
đồng bộ. Như vậy, có thể nói JK FF là một FF rất vạn năng.
17
Trong thực tế, chúng ta có thể dùng JK FF để thực hiện chức năng của các FF
khác: JK FF thay thế cho RSFF, JKFF thực hiện chức năng của DFF, TFF, các sơ đồ
thực hiện được trình bày trên hình 3.59.
Dùng JKFF thực hiện chức năng của DFF, TFF, RSFF
Trên cơ sở khảo sát về 4 loại FF phân chia theo chức năng, chúng ta có thể xây dựng
một bảng đầu vào kích tổng hợp cho cả 4 loại FF như sau:
PHẦN II

THIẾT KẾ BỘ ĐẾM
18
KHÔNG ĐỒNG BỘ NỐI TIẾP
I. KHÁI NIỆM
Mạch đếm không đồng bộ :
Là các mạch đếm mà các FF không chịu tác động đồng thời của xung C
K
.
Khi thiết kế mạch đếm không đồng bộ ta phải quan tâm tới chiều tác động của
xung đồng hồ C
K
.
II.THIẾT KẾ MẠCH ĐẾM KHÔNG ĐỒNG BỘ MODULO – N (N=10)
* Kiểu RESET
+ số lượng TRIGƠ theo MOD 10

1
2

n
+1

10

số lượng Trigơ là n = 4
+ bảng trạng thái cho số đếm.
Q
D
Q
C

Q
B
Q
A
Số thập phân
tương ứng
Xóa
1
2
3
4
5
6
7
8
9
10
0
0
0
0
0
0
0
0
1
1
0/1
0
0

0
0
1
1
1
0
0
0
0
0
0
1
1
0
0
1
1
0
0
0/1
0
1
0
1
0
1
0
1
0
1

0
0
1
2
3
4
5
6
7
8
9
10
Quan sát bảng dưới đây ta thấy ở xung thứ 10, nếu theo cách đếm 4 tầng thì Q
3

Q
1
phải lên 1. Lợi dụng hai trạng thái này ta dùng một cổng NAND 2 đầu vào để đưa
tín hiệu về xóa các FF, ta được mạch đếm như hình sau:
19
Số xung C
k
vào
Hình 2.1 Mạch đếm MOD 10 tự dừng
- mạch đếm tự dừng ở hình 2.1 : khi đếm tới một số định sẵn (số 10) mạch sẽ tự dừng,
vậy ta có thể cho mạch tiếp tục chạy để đếm trở lại bằng cách đưa ngõ đó tới chân clear
thay vì đưa tới chân J, K.
+ Hình mạch đếm vòng mod 10 được nối như sau :
Hình 2.2 Mạch đếm vòng mod 10
20

Mức cao
Clear
C
k
Mức cao
C
k
Clear
Q
0
Q
1
Q
2
Q
3
Q
0
Q
1
Q
2
Q
3
Cần để ý là ở xung đếm C
k
thứ 10 khi số đếm vừa lên 10 thì các trạng thái logic ngõ ra
được đưa về khống chế ngõ Cl ngay do đó có thể thấy là số 10 không kịp hiện ra đã
phải chuyển về 0. Thực tế thì do thời gian trì hoãn giữa các cổng logic khoảng vài ns
nên vẫn có số đếm 10 trong khoảng thời gian này, ta chỉ quan tâm tới ảnh hưởng này

khi cần đòi hỏi mạch hoạt động với độ chính xác cao như trong máy vi tính chẳng hạn.
Ảnh hưởng của trì hoãn được thể hiện rõ hơn qua giản đồ xung sau (hình 2.3):
Hình 2.3 Trì hoãn truyền của mạch đếm không đồng bộ mod 10
Thực tế thì cách thiết kế mạch đếm không theo hệ nhị phân lợi dụng ngõ clear như ở
trên không được dùng do:
+ Các ngõ ra do được nối với tải khác nhau ảnh hưởng đến ngõ đưa về, rồi trì hoãn
truyền qua các cổng logic nữa sẽ phát sinh xung nhọn, các tầng FF sẽ không được xoá
đồng thời
+ Hơn nữa ngõ clear không còn được tự do để xoá mạch lúc mong muốn.
21
Do vậy có một cách tạo mạch đếm trên là nghiên cứu sự liên hệ giữa các trạng thái ở
các ngõ ra rồi thử nối chúng với các ngõ vào J, K của tầng nào đó cho tới khi thoả bảng
trạng thái. Hãy xem cách nối như thế nào:
Tới số đếm thứ 10 thì mạch phải reset trở lại.
- Ngõ ra Q0 không thay đổi gì dù có được xoá hay không vì nó theo xung ck
- Ngõ ra Q1 tới đó phải giữ nguyên trạng thái trong 2 chu kì của xung ck nữa do đó ngõ
J, K phải ở mức 0 trong khoảng thời gian này, ta có thể nối từ chân Q3 về J1, K1 vì lúc
này Q3 đang ở mức 0 (nó cũng lên 1 sau khi bị xoá)
- Ngõ ra Q2 tới lúc xoá vẫn ở 0 nên không cần thay đổi gì tầng FF 2
- Ngõ ra Q3 khi xoá phải trở lại mức 0 ban đầu, lúc này Q1 ở cao, Q2 ở thấp đồng thời
Q0 đang đi xuống, do đó có thể nối Q0 tới ngõ ck của FF 3 và nối cổng and từ Q1 và
Q2
Kết quả nối mạch như sau (hình 2.4):
Hình 2.4
22
Mức cao
C
k
Clear
Q

0
Q
1
Q
3
Q
2
Mạch đếm kiểu Reset có khuyết điểm như:
- Có một trạng thái trung gian trước khi đạt số đếm cuối cùng.
- Ngã vào Clear không được dùng cho chức năng xóa ban đầu
* KIỂU PRESET
Trong kiểu Preset các đầu vào của các FF sẽ được đặt trước thế nào để khi
mạch đếm đến trạng thái thứ N thì tất cả các FF tự động quay về không.
Để thiết kế mạch đếm không đồng bộ kiểu Preset, thường người ta làm như sau:
- Phân tích số đếm N = 2
n
.N’ (N’<N) rồi kết hợp hai mạch đếm n bit và N’. Việc thiết
kế rất đơn giản khi số N' << N
- Quan sát bảng trạng thái và kết hợp với phương pháp thiết kế mạch đếm đồng bộ
(MARCUS hay hàm chuyển) để xác định JK của các FF.
Để thiết kế mạch đếm 10 ta phân tích 10=2x5 và ta chỉ cần thiết kế mạch đếm 5 rồi kết
hợp với một FF (đếm 2)
Bảng trạng thái của mạch đếm 5.
Giả sử dùng FF JK có xung CK tác động cạnh xuống.
Từ bảng trạng thái ở kiểu reset, ta thấy có thể dùng tín hiệu đầu ra FF B làm
xung đồng hồ cho FF C và đưa J
C
và K
C
lên mức cao:

C
KC
= Q
B
. ; J
C
=K
C
=1
23
Các FF B và D sẽ dùng xung CK của hệ thống và các đầu vào JK được xác định
nhờ hàm chuyển:
Dùng bảng Karnaugh xác định H
D
và H
B
rồi suy ra các trị J, K của các FF.
Có thể xác định J, K của các FF B và D bằng phương pháp MARCUS:
Ta có ngay K
D
=K
B
=1
Dùng bảng Karnaugh xác định J
D
và J
B
24
Hình 2.5 là mạch đếm 10 thiết kế theo kiểu đếm 2x5 với mạch đếm 5 có được từ kết
quả trên.

Hình 2.5
IC 7490 là IC đếm 10, có cấu tạo như mạch (Hình 2.5) thêm các đầu vào Reset 0 và
Reset 9 có sơ đồ mạch (Hình 2.6)
Hình 2.6
Bảng sự thật cho các đầu vào Reset:
25

×