1
M U
ng tiêu th ca thit b mng trong trung tâm d liu
Theo các nghiên
Dynatmics 2012 ch
và 2012 . N
nhanh tr- 2020. T
30%
. ng
%
.
nhói riêng ban
còn ( 6a
.
. các ph
sau: (1) -engineering), (2) ), (3)
g minh (Smart sleeping/standby)
2. Nhng v còn tn ti
:
Khó có th tìm thy nhng công trình mang li cho ta thy chi tit v ng tiêu
th ca các thành ph thit k li các b chuyn mch có
kh tit king thì hiu sung ca các thành phn bên trong
các b chuyn mch NetFPGA hin nay cc nghiên cu chi ti
ci thin hiu qu xut trong các công trình
công b trên vi mc ti vì trong hu ht kt qu nghiên cu thích
ng tn s c áp dng cho mt s khi chi cho toàn b
h thng.
s mng tiêu th ng tit kim ti
mt mc s dng nhnh.
Qua kho sát v các công trình nghiên cu trên v tit king trong trung tâm
d liu. Ta thy rng công trình nghiên cu v tit king cho thit b mng hin
nay c và không có nhic công b trên các tp
chí, hi tho khoa hc và quc t. Mc dù ng tiêu th ca các thit b
2
mng chim không nh khong t n 30% ng tiêu th trong trung tâm d
liu. Vì vy, vic u gii pháp tit king trong thit k chuyn mch
s dng trung tâm d li tài mang tính thi s.
3. Mc tiêu, ng và phm vi nghiên cu
Mc tiêu nghiên cu:
xut các gii pháp tit king và thit k chuyn mch mi có chc
t king theo b u khin NOX hoc POX. xut gii pháp
thit k mt chuyn mch t ng tit kiu vào.
xut các thut toán v gii hn nh nht, ln nht và trung bình ca ng
tiêu th trên các thit b mng ti khác nhau. xut ch s công sut
trung bình A t l ng tit kim.
xut gii pháp WOL (Wake on Lan) cho chuyn mch OpenFlow giúp cho vic
d dàng qun lý u khin linh hot cho chuyn mch OpenFlow
ng hp h thng trung tâm d liu có quy mô ln hoc khi s c xy ra.
ng nghiên cu:
Tp trung vào kin trúc chuyn mch OpenFlow trên nn tng Kit NetFPGA-1G, và
bu khin OpenFlow c phát trin u tiên bi hc Standford.
Tp trung nghiên cu các thut toán thut mô hình hóa ng cho chuyn mch
OpenFLow.
u lý thuyt kt hp thc nghim.
Phm vi nghiên cu:
Nghiên cu các gii pháp tit king và ch cho chuyn mch
OpenFlow trên nn tng NetFPGA, trin khai trên h thng thc nghim bao gm b
u khin NOX /POX, b ng và s dng board PCIEXT-64UB
, cho .
ng tiêu th ca chuyn mch và t toán t
NetFPGA-1G (4 cng) trong thc nghing tht toán bng Matlab
trên các mô hình ng ca chuyn mch NetFPGA m rng có s cng ln
Ni dung ca lun án ch tp trung nghiên cu các gii pháp tit kim ng
tiêu th cho chuyn mch OpenFlow. Các kt qu c ca lu c các
ng nghip s dng mc ng tiêu th trên toàn mng trong kin
trúc th nghim ECODANE.
4.
, và
.
3
Tng quan lý thuyt và các công ngh s dng trong trung tâm d liu
1.1.
C
Consumption in DAta Centre NEtworks based on Traffic Engineering)
-
cho t.
1.2.
Hình 1.5.
1.3. Các ECODANE
1.3.1. OpenFlow
OpenFlow
(Software Defined Networking)
OpenFlow
chính: Flow-table), kênh an toàn (Secure Channel), giao t
(OpenFlow Protocol).
Hình 1.6.
4
1.3.2.
(Hình 1.8)
ti
Hình 1.8.
1.3.3. COpenFlow trên NetFPGA
(Hình 1.13)
Hình 1.13.
1.4.
bày .
.
các
OpenFlow .
Các gii pháp tit king cho chuyn mch OpenFlow
2.1.
C
-
i
M
5
.
2.2. PhâOpenFlow
2.2.1 NetFPGA-1G
Kit NetFPGA-1G là c
net
Hình 2.2
Host PC
Chuyển mạch
NetFPGA
PCIEXT-64UB
C0
C1
C2
C3
Chuyển mạch
NetFPGA
C0
C1
Chuyển mạch
NetFPGA
C0
C1
Chuyển mạch
NetFPGA
C0
C1
Chuyển mạch
NetFPGA
C0
C1
Thiết bị
Oscilloscope
3.3V
5.0V
Bo mạch hiển thị
công suất
C0
C1
C2
C3
Phát lưu lượng 1
C0
C1
C2
C3
Phát lưu lượng 2
C2
C2
C2
C2
Chú ý: Băng thông
800Mbps
1Gbps
Hình 2.2. NetFPGA
2.2.2 NetFPGA-1G
NetFPGA (1)
(2) g, (3)
(4)
OpenFlow. Hình 2.4.
Hình 2.4
NetFPGA
OpenFlow
39% c 23.3% và
37.7%.
2.3.
chip FPGA 23.3%
6
CC (Clock Controller), NOX /POX
.
2.3.1.
N
(2.1)
(2.1),
f/2, f/4, f/8, f/16, f/32, f/64
2.3.2. CC (Clock Controller)
T CC
,
CC CD Hình 2.5
Xử lý gói
tin
Bộ đệm
vào
Bộ đệm ra
Gói tin vào
Gói tin ra
NF2CORE
Clock
Divider
Xử lý gói
tin
Clock
Controller
UDP
master_clock
core clk
cpci clk
NF2TOP
Giảm tần
Hình 2.5. )
Hình 2.5
, vv
hz.
2.3.3. OpenFlow
OpenFlow
Bng 2.1. Bn tin OFPT_SWITCH_MOD gim tn
Opflow
header
Datapath ID
Switch state
Option
Pad
8bytes
8 bytes
1bytes
4bytes
3bytes
F
- - - -
M2 M1 M0
7 0
Reserved
ModeFlag
Hình 2.6. Switch state
7
2.4.
37.7%
.
2.4.1. Nguyên (link_rate)
Trong BCM5464SR NIC có 4 thanh ghi .
OpenFlow
OpenFlow
Hình 2.8.
- -
27
- - -
31 2930 28
0 1 - -
Hoạt động2 bit đầu
22
- -
Địa chỉ thanh ghi [4:0]
- - -
17 15 016
- - - - -
TA
Bit điều khiển dữ liệu [15:0]
-
Địa chỉ vật lý[4:0]
Hình 2.8.
K
Hình 2.9)
Lựa chọn tốc độ
R - SP0 AN LP - -
6
0
-
SP1 - - -
15 13
Chế độ công suất thấp
Tự động thương lượng
-
5
- -
-
Hình 2.9.
2.4.2. OpenFlow
Ethernet cho
OpenFlow.
Hình 2.10.
Bng 2.4. Bn tin OFPT_PORT_MOD
OpenFlow
header
Port no
MAC
address
Config
Mask
Link
state
Advertise
Pad
8bytes
2bytes
6bytes
4bytes
4bytes
1bytes
4bytes
3bytes
F
- - -
B1 B0 P1 P0
7 0
Link Rate Port No.Flag Reserved
Hình 2.10. Link state
8
2.5.
POX
2.5.1.
tên là Clock
Hình 2.12.
2.5.2.
OpenFlow
P
Hình 2.16.
ETHERNET FPGA
MII Control
Register
USER DATA
PATH
MDIO
PORT
[0:3]
PC SOFTWARE
DRIVER
CONTROL
SOFTWARE
NF2_REG_GRP
Hình 2.16. are)
ghi MII.
2.5.2.1.
Các c
Bng 2.5. Các ch hong mi ca chuyn mch
125 MHz
Idle/10Mbps/100Mbps/1Gbps
62.5 MHz
Idle/10Mbps/100Mbps
3.90625 MHz
Idle
9
2.5.2.2.
cho ,
n OpenFlow.
Switch.
Switch_ mode
: (M1M0=00),
(M1M0=01) và (M1M0= (Hình 2.19).
Bng 2.6. Bn tin OFPT_Switch_mode cho 3 ch hong
OpenFlow Header
Switch Mode
Pad
8 Bytes
1 Bytes
3 Bytes
F
- - - - -
M1 M0
7 0
Reserved
ModeFlag
Hình 2.19. Switch Mode
2.6.
NOX /POX.
2.6.1.
mode.
sau:
E = P
working
* T
working
+ P
sleep
* T
sleep
(2.2)
working
và T
sleep
working
và P
sleep
T
sleep
(Hình 2.21).
i gian
i gian (Phút)
(Mbps)
Hình 2.21.
10
2.6.2.
i
DD FC
Hình 2.22
2.6.2.1.
Hình 2.22,
PCI Bus, NF2 DMA, CPU DMA Queue, NF2 Reg
grp, User Data Path và NF2 Mac.
NF2 TOP
NF2 CORE
USER DATA PATHNF2_MAC
DD
(Data Detector)
Input
Arbiter
VLAN
remover
Watchdog
Output
Port
Lookup
VLAN
adder
Output
Queues
TX
Queue
Ethernet MAC
RX
Queue
CPU DMA QUEUE
NF2 DMA CPCI BUS
NF2 REG
GRP
CPU RX
Queue
CPU TX
Queue
FC
(Frequency
Controller)
Hình 2.22.
2.6.2.2.
Hình 2.23.
Data Detector
CPCI BUS
NF2 REG
GROUP
USER DATA
PATH
CPU QUEUE
NF2 DMA
System
States
Frequency
Controller
Packets
Manager
Queue
Condition
Registers
Manager
Working state
NF2 MAC
Mac_grp_core_en
Registers
Core Clock
Controller
Idle timeout
Core_clk_packet_en
Core_clk_reg_en
Core_clk_en
Software
Register
Max Queue L
Max Num Packet
Wait timeout
Hình 2.23.
11
Core Clock (Core Clock Controller).
OpeHình 2.25.
IDLE
core_clk_packet_en
= 1
WORKING
core_clk_packet_en
= 1
SLEEP
core_clk_packet_en
= 0
mac_grp_core_en |dma_vld_c2n
| working_state = 1
Idle time
>
idle timeout
mac
_
grp
_
core
_
en
|
dma
_
vld
_
c
2
n
=
1
mac_grp_core_en |dma_vld_c2n
| working_state = 0
Hình 2.25.
cor
2.6.3.
u ác
(gmii_tx_clk) không b Hình 2.28
Digital Clock Managers (
125MHz
0
Io
I
1
Io
core_clk_int
CLKIN
CLKFB
CLK0
BUFG
BUFGMUX
core_clk_en
DCM
core_clk = 125MHz
Hình 2.28.
2.6.4.
12
Idle Timeout = 5 clocks, Max Queue Length = 2000 bytes, Max Number packet =
1gói tin, Wait_Timeout = 12500 clocks = 100us.
t = 5 clocks, Max Queue Length = 5120 bytes,
Max Number packet = 127 gói tin, Timeout = 12500000 clocks = 100ms.
2.7.
OpenFl
trên Hình 2.31.
Hình 2.31.
2.7.1.
3.90625MHz thì
sang .
Bng 2.9. Công sut tiêu th ca chuyn mch khi gim tn
Ch
Tn s hong ca
chuyn mch (MHz)
S ln
gim
Công sut tiêu
th (mW)
Công sut tit
kim (mW)
0
125
1
11576
0
1
62.5
1/2
10228
1348
2
31.25
1/4
9872
1701
3
15.625
1/8
9554
2022
4
7.8125
1/16
9271
2305
5
3.90625
1/32
8965
2611
13
2.7.2.
c nhau. K
.
Bng 2.10. i t link-rate ca cng Ethernet
Ch
thông
trên 4 cng
Công sut tiêu th ca
chuyn mch P(mW)
Công sut tit kim
P(mW)
1
1Gbps
11525.6
0
2
100Mbps
7372
4154
3
10 Mbps
6537.6
4988
4
Idle (tt cng)
6440.6
5085
:
2.7.3.
POX
. Cá
12.
Bng 2.12. Công sut tiêu th ca chuyn mch ng vi các ch hong
Công sut cao
125
1000
11574
Công sut thp
62.5
100
6175
Ng
3.9065
0
4577
so .
2.7.4.
2.7.4.1.
xg l
T
Hình 2.34)
14
Hình 2.34.
NormalHigh PerformanceSave Power
Hình 2.35.
Hình 2.35.
High .
Bng 2.14. ng tiêu th
c tính
ng tiêu th
ng tit kim (%)
Ch
Normal
Ch High
Performance
Ch Save
power
Ch High
Performance
Ch Save
power
u vào 1
10314J
7088J
6881J
31.27%
33.3%
u vào 2
10314J
6530J
6453J
36.68%
37.43%
u vào 3
10314J
6625J
6510J
35.77%
36.88%
0
500
1000
1500
0 10 20 30 40 50 60 70
Lưu lượng (Mbps)
Thời gian (phút)
15
33% - 37%.
2.7.4.2.
.
Bng 2.15. i gian tr và mt gói tin so vi chuyn mng
High Performance
Save Power
24ns
Twait timeout + Tprocess
tin
Không
Không
2.8.
:
T
T
/POX OpenFlow
ng cho chuyn mch
3.1.
C trình bày
3.2.
C
:
(3.1)
16
3.3.
(3.4)
3.4.
Switch_state get_min_power_state(throughput T){
N1000 = (int)floor(T*1.0/999);
check1000:
if(N1000 >= N){
N1000 = N; N100 = 0; N10 = 0;
goto finish;
}
N100 = (int)floor(max((T-N1000*999), 0)*1.0/99);
check100:
if((N100 > N - N1000) || (N100*P100 > P1000)){
N1000++;
goto check1000;
}
N10 = (int)ceil(max((T-N1000*1000-N100*99),
0)*1.0/9);
if((N10 > N-N1000-N100) || (N10*P10 > P100)){
N100++;
goto check100;
}
finish:
N0 = N - N1000 - N100 - N10;
return Switch_state(N1000,N100,N10,N0);
}
3.5.
Switch_state get_max_power_state(throughput T){
N1000 = (int)floor(T * 1.0 / 100);
if(N1000 >= N){
N1000 = N; N100 = 0; N10 = 0; N0 = 0;
}else{
N100 = (int)floor(max((T-N1000*100), 0) * 1.0 / 10);
if(N100 >= N - N1000){
N100 = N-N1000; N10 = 0; N0 = 0;
}else{
N10 = max((T - N1000*100 - N100*10), 0);
if(N10 >= N - N1000 - N100){
N10 = N - N1000 - N100; N0 = 0;
else{
N0 = N - N1000 - N100 - N10;
}
}
}
return Switch_state(N1000,N100,N10,N0);
}
get_max_power_state()
17
P
max
max
(T);
.
3.6.
; (3.12)
3.7.
API (Average
Power Index)
khi
(3.13)
2,
API
1
API
2
Hình 3.2.
3.8.
3.8.1. NetFPGA
trên Hình 3.3.
Hình 3.3.
18
Hình 3.3
.
3.8.2. NetFPGA-1G
Tier-2 HP Enterprise- và OpenFlow
Pronto- .
a)
b)
Hình 3.4. Liên có
Hình 3.5.
S
.
a)
b)
Hình 3.6.
19
a)
b)
Hình 3.7.
Bng 3.5. Ch s tit kim công sut ca các chuyn mch khác nhau
(W)
(W)
4p NetFPGA
60.23
0.1181
11.560
10.195
8p NetFPGA
60.23
0.1501
23.020
19.564
16p NetFPGA
60.23
0.1677
46.040
38.319
48p NetFPGA
60.23
0.1784
138.120
113.479
16p Enterprise
26.97
0.0659
53.400
49.881
48p Pronto
39.30
0.1318
111.524
96.825
3.9.
vào.
:
Mô hình
và ,
.
Gii pháp WOL cho chuyn mch OpenFlow
4.1.
WOL (Wake on LAN)
t
20
4.2.
MII .
Ch
4.3.
4.3.1.
có gói tin
-bit,
FF …. FF FF 11 22 33 44
16
48-
6
0xFF
55 66 11 22 66
Hình 4.1.
B14 B13 B12 B11 B10 B9 B8 B7
0
B6 B5 B4 B3 B2 B1 B0
B15
1
23
Hình 4.2. packet
Bng 4.1. Trng thái ca cng 0
B
1
B
0
Trng thái ca cng
00
Tt
01
10Mbps
10
100Mbps
11
1Gbps
21
Bng 4.2. i tn s hong ca chuyn mch
B
9
B
8
Tn s hong
00
3.90625 MHz
01
125 MHz
4.3.2.
K
ETHERNET
NF2_CORE
MII
REGISTER
CONTROL
PORT
[0:3]
NF2_MDIO
Rx&Tx
MAC Rx & Tx
Queue
USER DATA PATH
NF2_Reg_Grp
CPCI_NF2_Bus
WOL
Packet
Detector
Clock
Controller
WOL
Controller
WOL_port
WOL_core
WOL_enable
Hình 4.3.
4.4.
4.4.1.
Bng 4.3. Công sut tiêu th ca chuyn mch vi các ch sleep khác nhau
(mW)
Sleep
10444
Sleep
9289
Sleep
8204
Sleep
4577
Trong M
4.4.2.
tra
trong Hình 4.5,
gói tin tin
Wake up chuy OpenFlow Sleep
OpenFlow
22
Chuyển mạch OpenFlow
PC1
(Điều khiển
chuyển mạch)
PC2
(Theo dõi trạng
thái chuyển
mạch)
Gửi bản tin
magic_pk
Cổng 3
tắt
Cổng 2
tắt
Cổng 1
10Mbps
Cổng 0
tắt
PCIEXT-64UB
(Đo công suất tiêu thụ)
Mạch hiển thị công suất
NetFPGA
00:4E:46:32:43:00
00:4E:46:32:43:01
00:4E:46:32:43:02
00:4E:46:32:43:03
Hình 4.5.
có bit {B0, B
Wake up thà.8.
Hình 4.8.
C
tin tin Wake up
các 4.9.
0 0 0 0 0 0 1 1
0
1 1 1 1 1 1 1
0
1
23
Hình 4.9.
10.
23
Hình 4.10.
4.5.
.
K
án
ng
24
C
-
.
0% to 100%.
pháp