Bài giảng kiến trúc máy tính chương 5 hệ thống bộ nhớ

Hà nội, 17 December 2009
HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG
Posts and Telecommunications Institute of Technology
KIẾN TRÚC MÁY TÍNH
Chương V: Hệ thống bộ nhớ
Giảng viên: TS. Nguyễn Quý Sỹ
Email:
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
• Giới thiệu
• Bảng mạch và mô đun nhớ
• RAM tĩnh và RAM động
• Hệ thống bộ nhớ hai mức
• Bộ nhớ Cache
• Bộ nhớ ảo
• Bộ nhớ là một phân hệ của máy tính
Nội dung
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
1. Giới thiệu
2. Bảng mạch và mô đun nhớ
3. RAM tĩnh và RAM động
4. Phân loại ROM
5. Hoạt động của bộ nhớ
6. Hệ thống bộ nhớ phân cấp
– Bộ nhớ Cache
– Bộ nhớ ảo
7. Ngăn xếp và thủ tục, chương trình con
Nội dung (Chỉnh lại)

Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
• Cho đến nay, chúng ta coi bộ nhớ là một mảng các từ bị giới hạn về
kích thước chỉ vì số lượng các bit địa chỉ. Life is seldom so easy
• Các vấn đề nảy sinh:
– Chi phí
– Tốc độ
– Kích thước
– Tiêu thụ năng lượng
– Tính không ổn định
– etc.
• Bạn nghĩ có những vấn đề gì khác sẽ ảnh hưởng tới thiết kế bộ nhớ?
1. Giới thiệu
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
• Các phần tử bộ nhớ:
– Các ô bộ nhớ RAM và các mảng ô
– RAM tĩnh-đắt hơn nhưng ít phức tạp hơn
– Bộ giải mã cây và giải mã ma trận-cần cho các chip RAM lớn
– RAM động-rẻ hơn nhưng cần làm tươi
• Tổ chức chip
• Định thời
• Sản phẩm RAM thương mại SDRAM và DDR RAM
– ROM–Bộ nhớ chỉ đọc
• Bảng mạch nhớ
– Các mảng chip đưa ra nhiều địa chỉ hơn và/hoặc từ rộng hơn
– Các mảng chip 2-D và 3-D
• Các mô dun bộ nhớ

– Các hệ thống lớn có thể có lợi nhờ chia phần bộ nhớ để
• Tách riêng truy cập bởi các phần tử hệ thống
• Truy cập nhanh tới nhiều từ
1. Giới thiệu (t)-Vấn đề liên quan
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
• Hệ thống phân cấp bộ nhớ: Từ nhanh và đắt tới chậm và
rẻ
– Ví dụ: Thanh ghi->Cache–>bộ nhớ chính->Đĩa
– Trước hết, chỉ xem xét hai mức lân cận trong hệ thống phân cấp
– Cache: Tốc độ cao và đắt tiền
• Các dạng: ánh xạ trực tiếp, kết hợp, kết hợp tập hợp
– Bộ nhớ ảo-làm cho phân cấp trong suốt
• Chuyển đổi địa chỉ từ địa chỉ logic của CPU thành địa chỉ vật lý,
chỗ mà dữ liệu thực sự được lưu vào
• Quản lý bộ nhớ-chuyển thông tin đi và về như thế nào
• Đa lập trình-Cái gì phải làm trong khi chúng ta chờ
• TLB giúp về tốc độ xử lý chuyển đổi địa chỉ
– Cơ sở cho thành công của các ký thuật cache và bộ nhớ ảo (Sẽ
bàn tới vị trí thời gian và không gian).
1. Giới thiệu (t)-Vấn đề liên quan (t)
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
• Trình tự các sự kiện:
– Đọc:
• CPU nạp MAR, phát ra Read, và REQUEST
• Bộ nhớ chính phát các từ tới MDR
• Bộ nhớ chính xác nhận COMPLETE.

– Ghi:
• CPU nạp MAR và MDR, asserts Write, and REQUEST
• Giá trị MDR được ghi vào địa chỉ trong MAR.
• Bộ nhớ chính xác nhận COMPLETE.
1. Giới thiệu (t)
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
• Các điểm bổ sung:
– Nếu b<w, bộ nhớ chính phải chuyển giao w/b b-bit.
– Một số CPU cho phép đọc và ghi các kích thước từ <w.
– Nếu bộ nhớ đủ nhanh hoặc nếu đáp ứng của nó có thể dự báo
được thì
– COMPLETE có thể đượcomitted.
– Một số hệ thống sử dụng tách riêng các đường R, W, và omit
REQUEST.
1. Giới thiệu (t)
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
1. Giới thiệu (t)
2
32
x82
20
x82
20
x8Dung lượng bit của bộ nhớ2
m
xs

2
32
2
20
2
20
Dung lượng từ bộ nhớ, từ có
kích thước s
2
m
64168Kích thước bus dữ liệub
888
Số bit trong đơn vị có thể
đánh địa chỉ nhỏ nhất
s
32 bit20 bit20 bit
Số bit trong 1 địa chỉ bộ nhớ
logic
m
64bits16bits16bitsKích thước từ của CPUw
IBM/Moto.Intel 8086Intel 8088Định nghĩa
Ký
hiệu
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
• Khi các kiểu dữ liệu có một kích thước từ lớn hơn đơn vị
nhỏ nhất của bộ nhớ có thể đánh địa chỉ được, nảy sinh
vấn đề:
– “Phần có trọng số thấp nhất của từ nằm ở địa chỉ thấp nhất

(little Endian, little end first) hoặc –
– Phần có trọng số cao nhất của từ năm ở địa chỉ thấp nhất (Big
Endian, big end first)?
• Ví dụ: Số 16 bit Hexa ABCDH, được lưu ở địa chỉ 0:
1. Giới thiệu (t)-Lưu trữ
AB CD
msb lsb
AB
CD
0
1
AB
CD
0
1
Little Endian
Big Endian
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
1. Giới thiệu (t)-Lưu trữ
• Các tham số hoạt động của bộ nhớ: Thông tin thường được vận
chuyển và lưu trữ theo khối ở mức cache và ổ đĩa
Thời gian để truy cập toàn bộ
khối các từ
thời gianThời gian truy cập khốitbl =
tl + k/b
Thời gian để truy cập từ đầu
tiên của một trình tự các từ
thời gianKhoảng lặngtl

Tốc độ truyền từtừ/thời gianBăng thôngb
Số lượng từ trên 1 khốiTừKích thước khốik
Thời gian từ bắt đầu truy cập tới
bắt đầu truy cập tiếp theo
thời gianThời gian chu kỳtc
Thời gian để truy cập một từ bộ
nhớ
Thời gianThời gian truy cậpta
NghĩaĐơn vịTên gọiKý hiệu
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
1. Giới thiệu (t)-Lưu trữ
• Các tham số hoạt động của bộ nhớ: Thông tin thường được vận
chuyển và lưu trữ theo khối ở mức cache và ổ đĩa
Thời gian để truy cập toàn bộ
khối các từ
thời gianThời gian truy cập khốitbl =
tl + k/b
Thời gian để truy cập từ đầu
tiên của một trình tự các từ
thời gianKhoảng lặngtl
Tốc độ truyền từtừ/thời gianBăng thôngb
Số lượng từ trên 1 khốiTừKích thước khốik
Thời gian từ bắt đầu truy cập tới
bắt đầu truy cập tiếp theo
thời gianThời gian chu kỳtc
Thời gian để truy cập một từ bộ
nhớ
Thời gianThời gian truy cậpta

NghĩaĐơn vịTên gọiKý hiệu
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
1. Giới thiệu (t)
• Hệ thống phân cấp bộ nhớ: hoạt động, giá thành
$0.01$0.002$.25$10CaoChi phí/MB
1MB/s50MB/s10-4000
Tốc độ CLK
hệ thống-
80Mbps
Tốc độ CLK
hệ thống
Băng thông
4KB4KB16 từ16 từ1 từ
Kích thước
khối
10ms-10s10ms10-50ns.4-20ns.4-10nsKhoảng lặng
1TB8GB64MB-2GB8KB-8MB64-1024BDung lượng
Trình tự
Trực
tiếp
Ngẫu nhiênNgẫu nhiênNgẫu nhiênTruy cập
Băng từỔ đĩa
Bộ nhớ
chính
CacheThanh ghiPhần tử
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông

1. Các ô nhớ
2. Bảng mạch và mô đun nhớ
2. Bảng mạch nhớ và mô đun nhớ
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
• Phần tử nhớ nhỏ nhất
• Không xét tới công nghệ, tất cả các ô bộ nhớ RAM phải
cung cấp 4 chức năng: Chọn, Dữ liệu vào, Dữ liệu ra và
R/W.
2. (t)-Các ô nhớ
Select
DataIn
DataOut
R/W
≡
Dữ liệu
ra
Chọn
Dữ liệu
vào
R/W
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
2. (t)-Một thanh ghi 8 bit là một mảng RAM 1D
Toàn bộ thanh ghi được chọn bằng một đường chọn và sử dụng một đường
R/W
Bus dữ liệu là hai hướng và được đệm (Tại sao?)
Generated by Foxit PDF Creator © Foxit Software

For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
2. (t)-Mảng ô bộ nhớ 2D 4x8
R/W chung cho tất cả
2-bit
địa chỉ
Bus dữ liệu được đệm 8-bit hai hướng
Bộ giải mã 2-4 đường chọn một trong 4 mảng 8-bit
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
2. (t)-Chip SRAM 16Kx1
Mảng vuông phù hợp
với mẫu thiết kế IC
Chọn các hàng riêng biệt
từ các cột có nghĩa chỉ
256x2=512 phần tử mạch thay cho
phần tử mạch
CS, Chip Select, cho phép các chips trong
các mảng được chọn riêng biệt
Chip này yêu cầu 21 chân bao gồm cả nguồn và đất,
vì vậy sẽ phù hợp với đóng gói 22 chân
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
2. (t)-Chip SRAM 16Kx4
Có sự khác biệt nhỏ
giữa chip này và chip
trước, trừ bộ ghép 4, 64-
1 thay vì bộ ghép 1, 256-

1
Chip này yêu cầu 24 chân bao gồm cả nguồn và đất, vì vậy sẽ yêu cầu một đóng gói 24
chân. Kích thước gói và số lượng chân có thể chi phối chi phí chip.
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
• Bộ giải mã hai mức bị giới hạn về kích thước do fan-in cổng.
• Hầu hết các công nghệ giới hạn fan-in bằng 8
• Khi các bộ giải mã phải xây dựng với fanin > 8, thì cần tới các mức cổng bổ
sung
• Các bộ giải mã cây và ma trận là hai cách để thiết kế bộ giải mã với fanin lớn
2. (t)-Chip SRAM 16Kx4
Bộ giải mã 3-8 đường được
xây dựng từ các cổng 2 đầu vào
Bộ giải mã ma trận 4-16 đường
được xây dựng từ các cổng 2 đầu vào.
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
• Nhu cầu bộ nhớ rộng hơn và lớn hơn trên một chip
• Các chip có thể được tổ chức thành các mạch
– Bảng mạch không thể là các bảng mạch vật lý, có thự nhưng có
thể bao gồm các mảng chip có cấu trúc hiện diện trên bảng
mạch chính
• Một bảng mạch hoặc tập hợp các bảng làm nên trên một
mô đun nhớ
• Các mô đun nhớ:
– Thỏa mãn bộ xử lý–các yêu cầu giao diện bộ nhớ chính
– Có thể có khả năng làm tưới DRAM
– Có thể mở rộng toàn bộ dung lượng bộ nhớ chính

– Có thể đan xen để cung cấp truy cập nhanh hơn các khối từ
2. (t)-Các bảng mạch và các mô đun nhớ
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
2. (t)-Cấu trúc chung của một chip bộ nhớ
Address
Decoder
Memory
Ce ll
Array
I/ O
Mult iplexer
m
Address
Chip Select s
s
Dat a
R/ W
s
s
s
CS
Address
R/ W
Dat a
m
s
Bus dữ liệu hai hướng
Nhiều chip chọn dễ dàng lắp ghép

các chip thành các mảng chip.
Thường thường do các cổng AND
bên ngoài cung cấp
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
2. (t)-Lắp ghép từ từ các chip hẹp hơn
CS
Address
R/ W
Dat a
CS
Address
R/ W
Dat a
CS
Address
R/ W
Dat a
Select
Address
R/ W
s s
s
p×s
Tất cả các chip có chung CS, R/W, và các đường địa chỉ
P chip mở rộng kích thước từ s bit thành p x s bit
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông

2. (t)-Tăng số lượng từ lên 2
k
CS
R/ W
Dat a
Address
CS
R/ W
Dat a
Address
CS
R/ W
Dat a
Address
k to 2
k
Decoder
m+k
m
s s s
s
k
Address
R/ W
K bit địa chỉ bổ sung được sử dụng để chọn một trong 2
k
chip,
mỗi chip có 2
m
từ

Kích thước từ giữ nguyên s bit
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.
Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông
2. (t)-Ma trận chip sử dụng 2 chip chọn
Nhiều
đường chọn
chip được
dùng để
thay thế
mức cuối
cùng của
các cổng
trong
phương
thức giải mã
ma trận này.
Phương thức
này làm đơn
giản giải mã từ
sử dụng bộ
giải mã
(q+k)-bit sang
sử dụng một
bộ giải mã q-
bit và một bộ
giải mã k-bit
Generated by Foxit PDF Creator © Foxit Software
For evaluation only.