Tự động hóa và điều chỉnh thiết bị điện (chương 3)

Chơng 3: Điều khiển dùng phần tử không tiếp điểm (8 tiết)
3.1 Đại số logic.
3.1.1. Khái niệm về đại số logic
Đại số logic đợc hiểu là một tập hợp Y của các đối tợng (các biến) A, B, C
trong đó xác định hai phép tính logic cộng (+) và nhân (.). Các biến logic có hai
trạng thái: có hoặc không, mệnh đề đúng hoặc sai. Khi trạng thái của đối tợng là có
ta gán cho biến logic biểu diễn nó giá trị quy ớc là 1 và ký hiệu là A, còn khi trạng
thái của đối tợng là không ta gán cho nó giá trị quy ớc 0 và ký hiệu là
A
Giữa các biến logic, ngời ta định nghĩa ba phép toán cơ sở:
- Phép phủ định (phép đảo) logic đối với một biến logic A nào đó là khi tác
động phép toán này A sẽ nhận giá trị đảo của giá trị ban đầu và ký hiệu là
A
.
- Phép cộng logic (phép hoặc) đợc ký hiệu bằng dấu "+".
Ví dụ A + B là phép cộng giữa hai biến logic A và B, mỗi biến đợc gọi là
một số hạng và kết quả gọi là một tổng.
- Phép nhân logic (phép và) đợc ký hiệu bằng dấu ".". Ví dụ A.B là phép
nhân giữa hai biến logic A và B, mỗi biến đợc gọi là một thừa số của phép nhân,
kết quả gọi là tích số. Có thể dùng giản đồ Venn trong ký thuyết tập hợp (xem hình
3.1) để biểu diễn mô tả ba phép toán logic vừa nêu.
Một trạng thái của đối tợng nào đó luôn luôn có thì biến logic biểu diễn nó
luôn ở giá trị 1, còn khi trạng thái của đối tợng luôn luôn không có, giá trị logic
của nó luôn là 0. Ta nhận đợc trong tập hợp này hai hằng số 1 và 0.
3.1.2. Các tính chất quan trọng của tập hợp các biến logic.
Khi thực hiện ba phép toán cơ bản lên các biến logic, ta nhận đợc một kết
quả đợc gọi là hàm logic (hàm trạng thái). Khi hàm logic nhận đợc là do từ nhiều
cách tác động của phép toán logic khác nhau ta gọi là chúng tơng đơng nhau và ký
hiệu bằng dẫu "=" giữa các kết quả này.
Các tính chất cơ bản.
* Tính hoán vị của phép cộng và phép nhân:

A + B = B + A hay A.B = B.A (3.1)
* Tính kết hợp của phép cộng và phép nhân
1
Hình 3.1. Đồ thị Venn mô tả ba phép tính logic cơ bản
a. Phép phủ định (NOT); b. Phép cộng logic; c. Phép nhân logic
A
A+B
A.B
A
a)
b)
c)
(A + B) + C = A + (B + C); (A.B).C = A . (B.C) (3.2)
* Tính phân phối giữa phép cộng và phép nhân:
A (B + C) = A. B + A.C (3.3)
* Hai quy tắc của phép phủ định:
(
A
) =
A
; (
A
) = A (3.4)
* Bốn quy tắc của phép cộng:
A + A = A A +
A
= 1
A + 0 = A A + 1 = 1 (3.5)
* Bốn quy tắc của phép nhân:
A . A = A A .

A
= 0
A .1 = A A . 0 = 0 (3.6)
* Tính chất hấp thụ:
A. (A + B) = A (3.7)
* Tính nhất quán: nếu A + B = B
thì A. B = A (3.8)
* Luật De Morgan lập hàm phủ định của một hàm:
A + B =
B.A
(3.9)
A.B =
BA +
(3.10)
* A +
A
. B = A + B (3.11)
Các hệ thức (3.1) đến (3.11) có thể dễ dàng chứng minh tính đúng đắn của
chúng khi ta sử dụng đồ thị Venn hoặc sử dụng các công tắc trạng thái A, B trong
một mạch điện với phép cộng là mắc song song, phép nhân là mắc nối tiếp các
công tắc, trạng thái nối mạch có giá trị 1, ngắt mạch có giá trị là 0.
3.1.3. Các hàm logic sơ cấp.
1. Nhóm các hàm 1 biến Y(A) gồm 4 hàm cơ sở.
Y
1
= 0 (A luôn bằng 0) Y
0
= Y
3
=

A
(hàm bù của A - NOT)
Y
2
= 1 (A luôn bằng 1) Y
4
= A (hàm lặp của A - YES)
Ký hiệu quy ớc của Y
3
và Y
4
cho trên hình 3.2.
Hình 3.2. Ký hiệu quy ớc hàm NOT và yes
2) Nhóm các hàm 2 biến Y (A,B) cho trên bảng 3.1
Bảng 3.1 Các hàm hai biến cơ bản
Biến A 0 0 1 1 Biểu thức đại Tên gọi tiếng
Tên
Ký hiệu
2
A
Y
3
=
A
Y
4
= A
Hàm B số việt
quốc tế
0 1 0 1

Y
1
0 0 0 1 Y
1
= A.B Nhân logic AND
Y
2
0 1 1 1 Y
2
= A+B Cộng logic OR
Y
3
1 1 1 0
B.AY
3
=
Và - không NAND
Y
4
1 0 0 0
BAY
4
+=
Hoặc-không NOR
Y
5
0 0 1 0
.AY
5
=

B
Cấm B INHIBITI-
ON
Y
6
0 1 0 0
B.AY
6
=
Cấm A INHIBITI-
ON
Y
7
0 1 1 0
A.B
B.AY
7
+=
Không đồng trị EX-OR
Y
8
1 0 0 1
B.A
B.AY
8
+=
Đồng trị EX-NOR
Y
9
1 0 1 1

BAY
9
+=
Kéo theo A IMPLI-
CATION
Y
10
1 1 0 1
BAY
10
+=
Kéo theo B IMPLI-
CATION
Hệ hàm logic đầy đủ
Từ một tổ hợp các hàm logic sơ cấp nào đó, ta có thể xây dựng đợc một hàm
logic bất kỳ. Một nhóm các hàm sơ cấp, từ chúng có thể xây dựng đợc các hàm
logic khác đợc gọi là một hệ hàm đầy đủ.
Có 4 hệ hàm đầy đủ.
a) Hệ bao gồm các hàm Y
0
=
A
; Y
1
= A.B và Y
2
= A + B
b) Hệ chỉ dùng hàm Y
3
= A.B (NAND)

c) Hệ chỉ dùng hàm Y
4
= A + B (NOR)
d) Hệ gồm hai hàm Y
7
= A B và Y
5
= A.B (hoặc Y
6
=
A
.B)
3.1.4. Phơng pháp biểu diễn hàm logic và tối thiểu hàm logic
1. Biểu diễn hàm logic bằng bảng chân lý.
Hàm logic có thể biểu diễn ở dạng một bảng liệt kê các giá trị có thể của
biến và giá trị tơng ứng của hàm gọi là bảng chân lý (hay bảng trạng thái) giống
nh bảng 3.2. Nh vậy với hàm hai biến ta có bảng gồm 3 cột và 4 dòng, với hàm 3
biến ta có bảngchân lý gồm 4 cột và 2
3
= 8 dòng (tơng ứng với mọi trạng thái tổ
hợp biến có thể có)
Bảng 3.2 Bảng chân lý hàm 2 biến cuả hàm Y
8
và Y
7
Biến Hàm
Y
8
Biến Hàm
Y

7
A B A B
3
0 0 1 0 0 0
0 1 0 0 1 1
1 0 0 1 0 1
1 1 1 1 1 0
Y
8
=
A
.
B
+ A.B
Y
7
=
A
. B + A.
B
2. Biểu diễn hàm logic bằng biểu thức.
Khái niệm về MAXTERM (Mactec M
i
) và MINTERM (Mintec m
i
). Phơng
pháp biểu diễn hàm logic bằng biểu thức giải tích có hai dạng cơ bản:
- Dạng tổng các tích các biến, mỗi số hạng của tổng chứa đủ mặt các biến đ-
ợc gọi là một mintec ký hiệu là m
i

.
- Dạng tích các tổng các biến, mỗi thừa số của tích chứa đủ mặt các biến đợc
gọi là 1 mactec ký hiệu là M
i
(chỉ số i tính trong hệ mời).
Bảng các m
i
và M
i
của hàm 2 biến Y(A,B), hàm 3 biến Y (A,B,C) và hàm 4
biến Y (A, B, C, D) đợc giới thiệu trên bảng 3.3 a, b, c.
Ta cần chú ý, trong bảng 3.3 khi biến có giá trị bù (trị 0) ta ký hiệu là
A
, còn
khi biến ở dạng trực tiếp (nhận giá trị 1) ta ký hiệu tơng ứng là A. Trong cùng một
hàng của bảng 3.3 a,b hay c; tổng chỉ số m
i
và M
j
này luôn bằng (2
k
- 1) trong đó
k là số biến của hàm cặp m
i
và M
j
này (i + j = 2
k -1
) đợc gọi là cùng tên nhau, ví dụ
trong bảng 3.3 b cặp m

4
và M
3
hay cặp m
6
và M
1
.
Bảng 3.3.
a. Các m
i
và M
i
của hàm hai biến (k =2)
Biến Mintec
m
i
Maxtec
M
i
A B
0 0
A

B
=m
0
A
+
B

= M
3
0 1
A
B = m
1
A
+ B = M
2
1 0
A
B
= m
2
A+
B
= M
1
1 1 AB = m
3
A + B = M
0
b. Các m
i
và M
i
của hàm ba biến (k =3)
Biến m
i
M

i
A B C
0 0 0
A

B
C
= m
0
A
+
B
+
C
= M
7
0 0 1
A

B
C = m
1
A
+
B
+C = M
6
0 1 0
A
B

C
= m
2
A
+ B+
C
= M
5
4
0 1 1
A
BC = m
3
A
+ B+C = M
4
1 0 0
A
B
C
= m
4
A+
B
+
C
= M
3
1 0 1
A

B
C = m
5
A+
B
+C = M
2
1 1 0
AB
C
= m
6
A + B+
C
= M
1
1 1 1 ABC = m
7
A + B + C = M
0
c. B¶ng c¸c m
i
vµ M
i
cña hµm 4 biÕn (k = 4)
BiÕn Mintec m
i
Maxtec M
i
A B C D

0 0 0 0
m
0
=
A
.
B
.
C
.
D
M
15
=
A
+
B
+
C
+
D
0 0 0 1
m
1
=
A
.
B
.
C

.D M
14
=
A
+
B
+
C
+D
0 0 1 0
m
2
=
A
.
B
.C.
D
M
13
=
A
+
B
+ C +
D
0 0 1 1
m
3
=

A
.
B
.C.D M
12
=
A
+
B
+ C + D
0 1 0 0
m
4
=
A
.B.
C
.
D
M
11
=
A
+ B +
C
+
D
0 1 0 1
m
5

=
A
.B.
C
.D M
10
=
A
+ B+
C
+ D
0 1 1 0
m
6
=
A
.B.C.
D
M
9
=
A
+ B + C +
D
0 1 1 1
m
7
=
A
.B.C.D M

8
=
A
+ B + C +D
1 0 0 0
m
8
= A .
B
.
C
.
D
M
7
= A +
B
+
C
+
D
1 0 0 1
m
9
= A.
B
.
C
.D M
6

= A+
B
+
C
+D
1 0 1 0
m
10
= A.
B
.C.
D
M
5
= A +
B
+C+
D
1 0 1 1
m
11
= A.
B
.C.D M
4
= A +
B
+ C +D
1 1 0 0
m

12
= A.B.
C
.
D
M
3
= A +B +
C
+
D
1 1 0 1
m
13
= A.B.
C
.D M
2
= A + B +
C
+D
1 1 1 0
m
14
= A.B.C.
D
M
1
= A + B + C+
D

1 1 1 1 m
15
= A.B.C.D M
0
= A + B + C + D
VÝ dô :
Cho hµm
A.BB.AY
7
+=
Khi ®ã cã thÓ viÕt díi d¹ng mintec: Y
7
= m
1
+ m
2
=
)2,1(m∑
5
áp dụng công thức (3.9) ta có:
( ) ( )
BA.BAB.A.B.AB.AB.AY
7
++==+=
Hoặc có thể viết dới dạng mactec:
( )
1,2MM.MY
127
==
ở đây các mintec và mactec tham khảo trong bảng 3.3a

3. Biểu diễn hàm logic bằng phơng pháp hình học (bìa các nô)
A
B 0 1
AB
C 00 01 11 10
0
A
.
B
m
0
A.
B

m
2
0
A
.
B
.
C
m
0
A
.B.
C
m
2
A.B.

C
m
6
A.
B
.
C
m
4
1
A
.B
m
1
AB
m
3
1
A
.
B
.
C
m
1
A
.B.C
m
3

ABC
m
7
A.
B
.C
m
5
a. 2 biến b. 3 biến
AB
CD 00 01 11 10
00
A
.
B
.
C
.
D
m
0
A
.B.
C
.
D
m
4
A.B.
C

.
D
m
12
A.
B
.
C
.
D
m
8
01
A
.
B
.
C
.D
m
1
A
.B.
C
.D
m
5

A.B.
C

.D
m
13
A.
B
.
C
.D
m
9
11
A
.
B
.C.D
m
3

A
.B.C.D
m
7

ABCD
m
15
A
.
B
.

C
.
D
m
11
10
A
.
B
.C.
D
m
2
A
.B.C.
D
m
6
A.B.C.
D
m
14
A.
B
.
C
.D
m
10
6

c. 4 biến
Hàm logic k biến đợc biểu diễn thành một bảng có 2
k
các ô vuông (mỗi ô t-
ơng ứng với một mintec m
i
của hàm). Các tổ hợp biến phải xếp theo thứ tự là 2 ô (2
mintec) kề nhau chỉ đợc phép có 1 biến khác trị số. Hình 3.3 đa ra bìa các nô của
các hàm logic từ 2 tới 4 biến.
Cách gán giá trị của bìa các nô: ô nào ứng với giá trị mintec m
i
= 1 thì gán
giá trị 1 vào nó, còn ô nào có trị m
i
= 0 thì bỏ trống, khi đó biểu diễn đợc bìa các
nô của một hàm logic nào đó đã cho trớc, nh các ví dụ trên hình 3.5 tơng ứng. Cần
lu ý bên mép trái của hàng và phía trên của cột ghi các trị số giá trị của biến và ký
hiệu biến tơng ứng theo đúng trật tự quy định để tránh nhầm lẫn (nh trên hình 3.3).
Nh vậy, khi lập bìa các nô cho một hàm logic nào đó ta cần thực hiện các b-
ớc:
+ Lập bìa các nô ứng với số biến của hàm đã cho, chú ý hai ô kề nhau trong
bìa phải có khoảng cách từ mã nhị phân là tối thiểu (khác nhau chỉ có một giá trị
nhị phân).
+ Sau khi đã đủ các ô trống (đúng qui tắc) các mintec m
i
có mặt trong biểu
thức của hàm sẽ đợc điền 1 vào vị trí của ô tơng ứng trong bìa, nghĩa là trong biểu
thức của hàm có bao nhiêu số hạng m
i
sẽ có đủ bấy nhiêu ô có trị 1 trong bìa các

nô.
A
B 0 1
A
B 0 1
AB
C 00 01 11 10
0 1 0 1 0 1
1 1 1 1 1 1 1 1
a) b) c)
AB
CD 00 01 11 10
00 1
Y=
A
B
C
D
+
A
B
C
D+ A
B
C
D
01 1 1
+ ABCD + ABC
D
+

A
BC
D
11 1
10 1 1
Hình 3.5. Cách biểu diễn hàm logíc bằng bìa các nô
Chú ý: Khi lập bìa các nô, ta phải chú ý đến trật tự các con số trong cách biểu
diễn công thức và trong bìa các nô phải nh nhau.
7
Y
7
= A
B
+
A
B
Y
8
= AB+
A
B
F=
A
BC+ A
B
C+ AB
C
+ ABC
Hình 3.3: Bìa các nô của hàm logic
3.1.5. Rút gọn (tối thiểu hoá) hàm logic.

Bài toán kỹ thuật liên quan tới hàm logic rất đa dạng. Vấn đề cần quan tâm
là làm cách nào để dễ dàng giải bài toán nhờ các mạch điện tử có số phần tử logic
sơ cấp ít nhất. Bởi vì, những mạch càng ít linh kiện càng dễ đạt tới tối u, có độ tin
cậy và độ chuẩn hoá cao, linh kiện sẵn có trên thị trờng. Vì vậy, ta cần phải rút gọn
hàm logic. Có hai cách rút gọn hàm logic thông dụng là rút gọn bằng giải tích và
rút gọn bằng bìa các nô.
1. Phơng pháp rút gọn bằng giải tích dựa trên các tính chất của đại số
logic, các hệ thức đã biết (3.1) đến (3.11); khi số biến ligic không nhiều biểu thức
giải tích của hàm đợc biến đổi trực tiếp.
Ví dụ 1: Rút gọn hàm sau:
Y(A, B, C, D)= A
B
+ C+
A
C
D+ B
C
D = A
B
+ C+
C
(
A
D+ BD)
áp dụng tính chất A+
A
B = A+ B có:
Y(A, B, C, D)= A
B
+ C.1+

C
(
A
D+ BD)
A
B
+ C+ (
A
D+ BD) = A
B
+ C.1+ D(
A
+ B)
dùng tính chất (3.9) (
A
+ B)=
BA
và tính chất A+
A
.B = A + B
Y= A
B
+ C+ D
BA
= C+ D + A
B
Việc tối thiểu hàm logic bằng phơng pháp giải tích cho ta kết quả tối thiểu
tốt nhất.
2. Phơng pháp rút gọn bằng bìa các nô sử dụng quy tắc vòng ô kề nhau
(qui tắc các nô)

Các ô có trị 1 nằm kề nhau, ta có thể vòng chúng lại thành 1 ô lớn, đại diện
cho 1 số hạng rút gọn đi một số biến". Khi sử dụng quy tắc các nô cần lu ý mấy tr-
ờng hợp sau:
- Số các ô vòng lại phải bằng 2
n
(n là số nguyên 0,1,2,3 )
- Hai hay nhiều ô nằm ở 2 mép của bìa tính theo hàng hay theo cột cũng đợc
coi là kề nhau.
- Một hoặc vài ô có trị 1 có thể tham gia vòng nhiều lần vào các nhóm khác
nhau (nhóm độc lập, không chứa nhau).
- Không đợc thực hiện vòng các ô, mà sau khi vòng ô lớn có đợc, lại chứa
nhau hay chứa tất cả các ô con đã đợc vòng từ trớc đó.
Để làm rõ quy tắc ta nêu vài ví dụ minh hoạ.
Ví dụ 1: Hãy rút gọn hàm Y(A,B,C)= ABC +
A
BC+ A
B
C+ AB
C
Hàm Y có bìa các nô cho trên hình 3.5 gồm 4 ô có trị 1 ứng với các mintec
m
3
,m
5
,m
6
và m
7
. Thực hiện vòng m
3

với m
7
, m
6
với m
7
và m
5
với m
7
ta đợc 3 ô mới
ký hiệu tơng ứng là X
1
, X
2
và X
3
các ô này có giá trị:
8
X
1
= m
3
+ m
7
= BC
X
2
= m
6

+ m
7
= AB
X
3
= m
5
+ m
7
= AC
kết quả ta đợc hàm Y đã rút gọn:
Y = X
1
+ X
2
+ X
3
= BC + AB + AC
Ví dụ 2: Rút gọn hàm Y (A,B,C,D) cho trên bìa các nô (hình 3.6). Biểu thức
đầy đủ của hàm G có dạng:
Y = m (0,1,2,4,6,7,8,9,10,11,12,14), gồm 12 số hạng có đủ mặt các biến
ABCD. Ta có thể thực hiện vòng ô nh sau:
Ô lớn X
1
gồm có m
0
+ m
4
+ m
12

+ m
8
+ m
2
+ m
6
+ m
14
+ m
10

Kết quả là X
1
=
D
Ô lớn X
2
= m
0
+ m
1
+ m
8
+ m
9
=
B
C
Ô lớn X
3

= m
8
+ m
9
+ m
10
+ m
11
= A
B
Ô lớn X
4
= m
6
+ m
7
=
A
BC
Hàm G sau khi rút gọn có dạng:
G = X
1
+ X
2
+ X
3
+ X
4
=
D

+
B
C
+
A
B
+
A
BC
Trong các ví dụ trên, lu ý rằng trong một ô lớn sau khi đã vòng các ô nhỏ,
các biến logic nào có giá trị thay đổi thì sẽ không có mặt trong biểu thức thu gọn
của các X
i
nữa.
Khi tối giản bằng bìa các nô, mức độ tối giản hàm logic phụ thuộc vào việc
ghép các ô lớn. Do đó, tối giản bằng bìa các nô có thể cho kết quả rút gọn cha tối -
u.
3.2. các cổng logic cơ bản
3.2.1. Cổng thực hiện phép công logic (cổng or)
Biểu thức logic thực hiện chức năng hoặc:
Y
OR
= A + B (3.12)
Bảng trạng thái, biểu thức hàm, các ký hiệu quy ớc của cổng OR hai đầu
vào cho trên hình 3.7a,b.
9
AB
CD00011110001m
0
1 m

4
1m
12
1 m
8
011 m
1
1
m
9
111 m
7
1m
11
101 m
2
1 m
6
1m
14
1m
10
Hình 3.6 Rút gọn hàm theo ví dụ 2
Biến vàoHàm raABY
OR
= A +
B000011101111
Hình 3.7: Cổng hoặc (OR) a) Bảng chân lý; b) ký hiệu
a)
b)

A
B
Y

AB
C
00
01
11
1001 m
6
11 m
3
1 m
7
1 m
5
Hình 3.5 Rút gọn hàm theo ví dụ 1
Ta nhận xét là:
Y
OR
= 1 khi có bất kỳ đầu vào nào của nó có trị 1
Y
OR
= 0 chỉ khi tất cả các đầu vào có trị 0
Y
OR
= 1 khi tất cả các đầu vào có trị 1 tức là có tính chất
A + B + + N = 1 + 1 + + 1 = 1
Ví dụ một vài dạng mạch điện tử số thực hiện hàm OR đợc cho trên hình

3.8a,b. Khi A = 1 hoặc B = 1 hoặc A = B = 1 (tơng ứng với mức điện áp lớn hơn +
3V) ta nhận đợc Y = 1 (ứng với mức điện áp lớn hơn + 2,4V). Còn khi A = B = 0
(mức điện áp gần 0V) cổng ra ở mức nhỏ hơn 0,7V (Y =0).
ở mạch hình 3.8b, T
1
và T
2
là 2 tranzitor tại hai cổng ra của 2 vi mạch số,
chế tạo theo công nghệ logic ghép emitơ (logic không bão hoà - ECL). Khi đấu hai
đầu ra của chúng với nhau ta đợc Y = A + B. Khi sử dụng loại ECL có thể chỉ
dùng một IC với hai cổng vào A và B và 2 cổng ra trong đó có một cổng ra thực
hiện hàm Y (cổng ra còn lại thực hiện hàm
Y
).
3.2.2. Cổng thực hiện phép nhân logic (cổng and)
Biểu thức thực hiện chức năng và:
Y
AND
= A.B (3.13)
Bảng trạng thái, ký hiệu quy ớc của cổng AND 2 cổng vào cho trên hình 3.9.
Ta có nhận xét là:
Y
AND
= 1 chỉ khi tất cả các cổng vào có giá trị logic 1
Y
AND
= 0 khi có ít nhất một cổng vào có giá trị 0
10
A
B

Y=A+B
R
-12V
0V
3V
+5V
Y=A+B
R
A
R
B
A
B
T
1
T
2
Hình 3.8: Ví dụ về mạch điện tử số thực hiện cổng OR
Mạch điện tử số thực hiện hàm Y
AND
Hình 3.10. đa ra mạch điện tử số thực hiện hàm AND. Khi có một đầu vào
nào đó ở mức điện áp thấp, điôt tơng ứng với đầu vào này sẽ dẫn điện, khi đó điện
áp ở cổng ra (khi không tải) sẽ ở mức thấp bằng giá trị điện áp thuận rơi trên điôt
(0,7V với loại điôt Si). Còn khi tất cả các cổng vào đều ở mức điện áp cao các điốt
đều không dẫn điện làm giảm áp trên điện trở R nhỏ, Y đầu ra ở mức điện áp cao.
Chú ý rằng khi mắc R
tải
ở tại cửa ra, R và R
tải
hình thành một bộ chia áp điện trở

khi A = B = 1, khi đó cần đảm bảo điều kiện của mức ra cao nhỏ nhất (ví dụ là 2V).
Ví dụ tính cho R = 3,9k
V2R
RK9,3
V12
R
RR
E
U
tai
tai
tai
tai
0
minra
=
+
=
+
=
hay 12V. R
tải
= 2V (3,9K + R
tải
)
Suy ra điều kiện đối với tải mắc vào cổng là R
tải min
= 780
Cũng nh cổng OR, việc thực hiện bằng các mạch điện tử số cổng AND
không đợc thuận lợi vì lý do công nghệ.

3.2.3. Cổng thực hiện hàm đảo (phủ định logic - not)
1. Nguyên lý cổng thực hiện hàm đảo.
Y
NOT
=
A
(3.14)
11
Biến vàoHàm raABY
AND
= A .
B000010100111
Hình 3.9: Cổng AND; a. Bảng chân ký của cổng AND, b Ký hiệu
A
A
Y
AND
= A.B
a.
b.
Hình 3.10. Các mạch điện tử số thực hiện hàm AND
+12V
R
Y=A.B
A
B
Y=A.B
+12V
B
A

a.
b.
Bảng chân lý, ký hiệu quy ớc của cổng NOT (đợc cho trên hình 3.11)
Nh vậy cổng NOT luôn luôn chỉ có
một đầu vào và một đầu ra với giá trị biến
vào và hàm ra luôn là giá trị đảo của nhau.
Khi ghép liên tiếp hai cổng NOT ta sẽ nhận
đợc hàm lặp (hàm Y
4
trong hình 3.2), trị
hàm ra luôn bằng trị biến vào.
2. Mạch số thực hiện cổng NOT
(hình 3.12)
ở hình 3.12. T làm việc ở chế độ đóng ngắt, khi U
A
ở mức thấp thì T ngắt
(không dẫn dòng điện), điện áp cổng ra U
Y
ở mức cao. Khi U
A
chuyển lên mức cao
( A = 1) thì T nối mạch ở chế độ bão hoà, chuyển U
Y
về mức thấp (Y = 0)
3.3. các cổng logic khác
3.3.1. Cổng thực hiện hàm logic hoặc đảo (cổng NOR)
1. Nguyên lý cổng thực hiện hàm hoặc đảo.
Biểu thức thực hiện cức năng cổng hoặc đảo
BAY
NOR

+=
(3.15)
Bảng chân lý, ký hiệu quy ớc của một cổng NOR có hai đầu vào (hình
3.13a,b,c)
12
BiếnHàmAA011
0
Hình 3.11: Cổng đảo; a. Bảng chân lý; b. Ký hiệu
A
A
a.
b.
Biến vàoHàm raABY
NOR
= A
+B001010100110
b.
A
B
Y
NOR
= A+B
c.
A
B
Y
NOR
= A+B
Hình 3.12 Sơ đồ mạch điện
cổng đảo

A
Y
1K
R
3
E
2
= +12V
E
1
= -12V
R
1
R
2
1,5K
18K
T
Ta có nhận xét là:
+ Đầu ra cổng NOR sẽ lên mức cao (Y
NOR
= 1) khi tất cả các đầu vào của nó
ở mức thấp.
+ Y
NOR
= 0 (đầu ra ở mức thấp) khi có ít nhất 1 đầu vào của nó ở mức cao.
+ Cổng NOR là sự kết hợp liên tiếp cổng OR và cổng NOT.
2. Mạch điện thực hiện hàm NOR
Mạch hình 3.14 là sự ghép nối tiếp cổng OR hình 3.8a và cổng NOT hình
3.12a theo ký hiệu tơng đơng hình 3.13c vừa nêu trên.

3.3.2. Cổng logic thực hiện hàm và - đảo (cổng NAND)
1. Nguyên lý cổng thực hiện hàm và đảo.
Biểu thức thực hiện chức năng cổng và - đảo
B.AY
NAND
=
(3.16)
Bảng chân lý, ký hiệu quy ớc của một cổng NAND hai đầu vào (hình
3.15a,b), ký hiệu tơng đơng của cổng NAND (hình 3.15c)
13
Hình 3.13: Cổng hoặc đảo (NOR)
a. Bảng chân lý; b. ký hiệu; c. Ký hiệu tơng đơng OR - NOT
a.
Hình 3.14 Cổng NOR kết hợp từ hai
cổng OR và NOT
A
Y=
1K
R
3
E
2
= +12V
E
1
= -12V
R
1
R
2

1,5K
18K
B
b.
A
B
B.AY
NAND
=
A
B
c.
B.AY
NAND
=
Biến vàoHàm raAB001011101110
a.
B.AY
NAND
=
Ta có các nhận xét sau:
- Y
NAND
= 0 chỉ khi tất cả các đầu vào của cổng NAND ở mức cao (A = B =1)
- Y
NAND
=1 khi có ít nhất một đầu vào của cổng NAND ở mức thấp.
- Có thể xem cổng NAND nh là ghép nối tiếp một cổng AND với một cổng
NOT (xem hình ký hiệu tơng đơng hình 3.15c)
2. Mạch điện tử số thực hiện các cổng NAND

Mạch điện hình 3.16 mô tả cấu trúc cổng NAND DTL nhờ cách ghép nối
tiếp cổng AND hình 3.10 với một cổng NOT hình 3.12a thực hiện theo cấu trúc mô
tả bởi hình 3.15c.
3.3.3. Cổng không đồng trị (EX - NOR)
Cổng không đồng trị thực hiện hàm logic khác dấu, không đồng (cùng) trị
số. Biểu thức logic có dạng:
Y = A + B = A.B + A.B
14
(3.17)
Hình 3.16: Sơ đồ mạch điện cổng NAND kết
hợp liên tiếp cổng AND và NOT
A
1K
R
3
E
2
= +12V
E
1
= -12V
R
1
R
2
1,5K
18K
B
Y=A.B
Biến vàoHàm raABY = A +

B000011101110
a.
Hình 3.15: Cổng và đảo a. Bảng chân lý của cổng AND; b. ký hiệu
b.
A
B
A.B
A.B
Y
A
B
Y
A
B
Y
+
Bảng chân lý của hàm đợc giới thiệu trên hình 3.17a Sơ đồ mạch điện hàm
này đợc vẽ trên hình 3.17b.
Từ bảng chân lý hình 3.17a ta thấy nó gần giống bảng chân lý của cổng
hoặc, chỉ khác là ở đây khi hai cổng vào cùng 1 thì đầu ra bằng 0. Cổng EX-NOR
sẽ có đầu ra bằng 1 khi các trạng thái đầu vào có số lẻ các số 1. Vì vậy có thể xem
là một mạch phát hiện các bít lẻ. Cổng này còn có tên gọi khác là cổng khác dấu;
khi hai đầu vào có giá trị giống nhau đầu ra có giá trị là 0 còn khi đầu vào có giá
trị khác nhau đầu ra có giá trị là 1.
Từ biểu thức (3.17) ta có thể xây dựng cổng này từ các cổng và, hoặc, không
nh trên hình 3.17b.
3.3.3. Cổng đồng trị (EX - OR)
Cổng đồng trị thực hiện hàm logic cùng trị số. Biểu thức logic có dạng:
Y = A + B = A.B + A.B
Bảng chân lý của hàm đợc giới thiệu trên hình 3.18a. Sơ đồ mạch điện hàm

này đợc vẽ trên hình 3.18b.
Theo bảng chân lý hình 3.18a, ta thấy khi hai cổng vào cùng trị số (1 hoặc 0)
thì đầu ra bằng 1, còn khi cổng vào không cùng trị số đầu ra bằng 0. Nh vậy cổng
EX-OR sẽ có đầu ra bằng 1 khi các trạng thái đầu vào có số chẵn các số 1. Vì vậy
có thể xem là một mạch phát hiện các bít chẵn.
Từ biểu thức (3.18) ta có thể xây dựng cổng này từ các cổng và, hoặc, không
nh trên hình 3.18b.
3.4 Ph ơng pháp thiết kế sơ đồ mạch logic
Thiết kế mạch logíc có thể đợc thực hiệ bằng nhiều cách. phổ biến là bằng hai
cách: 1 - từ sơ đồ mạch có tiếp điểm chuyển đổi thành mạch không tiếp điểm bằng
các cổng logic; 2 xây dựng lu đồ thuật tóan, viết hàm logic và thiết kế mạch
theo hàm logic. chúng ta sẽ tiến hành thiết kế theo hai cách này.
15
Hình 3.17: Cổng không đồng trị
a. Bảng chân lý ; b. Sơ đồ điện và kí hiệu.
(3.18)
Hình 3.18: Cổng đồng trị
a. Bảng chân lý; b. Sơ đồ điện và kí hiệu.
Biến vàoHàm raABY = A +
B001010100111
a.
b.
A
B
A.B
A.B
Y
A
B
Y A

B
Y
+
3.4.1.Thiết kế chuyển đổi từ mạch tiếp điểm thành mạch không tiếp
điểm.
Hình 34.1 giới thiệu một số sơ đồ mạch ví dụ của việc chuyển đổi sơ đồ mạch
tiếp điểm sang sơ đồ mạch logic
Hình 34.1 a mạch tiếp điểm có nút nhấn và tiếp điểm tự duy trì mắc song
song nên khi chuyển sang sơ đồ logic dùng cổng hoặc. đờng hồi tiếp bằng điôt đa
về là mạch tự duy trì khi đầu ra lên mức cao.
Hình 34.1 c có nút nhấn thờng kín mắc nối tiếp với nút nhấn thờng hở và tiếp
điểm tự duy trì. Mạch logic đợc thực hiện bằng cổng và với hai nút nhấn kín và hở
trung thực nh mạch tiếp điểm (hình 34.1 d). Mạch logic cũng có thể đợc thực hiện
bằng hai nút nhấn thờng hở nh hình 34.1 e. Mạch logic có thể đợc thực hiện bằng
một số phần tử khác ví dụ dùng trigơ chẳng hạn.
Các điện trở đợc mắc tới các cổngvào của IC là cần thiết vì các loại IC số
không đợc để hở các chân vào, khi đó IC rất nhậy với nhiễu.
Hình 34.2, 34.3, 34.4 giới thiệu một số sơ đồ ví dụ chuyển đổi từ mạch tiếp
điểm sang mạch không tiếp điểm.
16
a)
b)
Hình 34.1 Chuyển đổi sơ đồ mạch tiếp điểm sang mạch
không tiếp điểm
LĐ
Rth
R
A
R
B

R
C
R
1
R
1
R
1
Rth
R
2
th
R
A
R
B
R
C
LĐ
R
1
R
2
KĐ
1
KĐ
2
Hình 34.2Chuyển đổi mạch tiếp điểm thành mạch logic
c)
d)

e)
3.4.2. Thiết kế sơ đồ logic từ lu đồ thuật toán
Khi đã có mạch tiếp điểm, chuyển đổi thành mạch không tiếp điểm thực hiện
bằng các mạch mẫu điển hình ví dụnhững mạch trên hình 34.1
17
1
Xuất phát từ yêu cầu tự
động hoá
Th ờng biểu diễn d ới dạng:
Văn bản
L u đồ
sơ đồ chức năng
2
Tiến hành xây dựng:
Sơ đồ khối
L u đồ thuật toán
Biểu đồ thời gian
biểu đồ trạng thái
2. Công việc này bao gồm thể hiện
các chức năng chủ yếu và nhận
dạng đối với mỗi chức năng các đầu
vào/ra cần thiết lập logic cảu mỗi
khối
3
Tìm kiếm mạch tổ hợp
logic thực hiện chức
năng mỗi khối hoặc
tính toán về logic đối
với mỗi khối
3. áp dụng các ph ơng pháp sau đậy:

Bảng chân lí
Bìa Cácnô
Sử dụng catalô và bảng tra cứu các
mạch tích hợp
4
Biểu diễn chuẩn hoá 4
loại sơ đồ trên
4. Theo chức năng, lựa chọn mạch
tích hợp và kết quả áp dụng các ph
ơng pháp giải, thiết lập các sơ đồ
khác nhau.
T
N
MN
MT
T
T
MT
MN
N
T
Hình 34.3 Chuyển đổi đảo chiều bằng tiếp điểm thành mạch logic
K
Rth
K
1
K
K
K
K

2
Rth
Rth
M
D
K
Rth
K
1
K
2
M
D
V
1
KĐ
2
KĐ
KĐ
1
V
3
V
3
Đ
R
Hình 34.4 Chuyển đổi mạch khởi động đổi nối sao tam giác
bằng tiếp điểm thành mạch logic
Khi thiết kế mạch logic cho các bài toán công nghệ thờng đợc tiến hành theo
thiết kế 4 loại sơ đồ sau:

Thiết kế sơ đồ mạch giao diện đầu vào.
Biểu diễn sơ đồ mạch logic.
Sơ đồ giao diện mạch động lực.
Sơ đồ mạch động lực.
Nguyên tắc chung
Ví dụ: thiết kế mạch logic cho tủ sấy bằng điện trở
Nhiệm vụ thiết kế:
Công suất sợi đốt 20 kW đợc điều chỉnh nhiệt độ bằng bộ ổn nhiệt (S3)
Chạy và dựng nhờ các nút nhấn:
S1 (thờng hở) chạy
S2 (thờng kín) dừng
Nguồn cấp ba pha 220/380V.
Các bớc thiết kế:
1. Sơ đồ chức năng
18
Hình 34.5 Trình tự thiết kế mạch logic
Giao diện
đầu vào
Logic
điều
khiển
Giao diện
đầu ra
Mạch
động lực
Buồng sấy

R
S
3

S
1
S
2
220/380V
Hình 34.6 Sơ đồ chức năng mạch ổn định nhiệt độ
Sơ đồ khối logic điều khiển
Bảng chân lí, bìa cacnô
S
1
S
2
A A
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
Chức năng điều khiển nhiệt độ
A S
3
B
0 0 0
0 1 0
1 0 1
1 1 0
Sơ đồ logic

19
B = A . S
3
Đ a vào hoạt động
Nhớ
Điều chỉnh
nhiệt độ
S
1
S
2

S
3
A
B
A - Nhớ đ a vào hoạt động
B - Điều khiển mạch công suất
Hình 34.6 Sơ đồ khối mạch logic mạch ổn định nhiệt độ
Hình 34.6 Sơ đồ logic mạch ổn định nhiệt độ
A
S
1
S
2
S
3
B

Giao

diện
S
1
S
2
A000111100001010110
A = S
1
. S
2
+ A. S
2
A= S
2
. (S
1
+ A)
S
1
= 0 không nhấn nút
S
1
= 1 nhấn nút
S
2
= 0 nhấn nút
S
2
= 1 không nhấn nút
Sơ đồ mạch thực hiện.

3.5. Một số ứng dụng điều khiển logic
3.5.1. Điều khiển thang máy.
Hình 35.1 vẽ sơ đồ mạch tự động điều khiển thang máy bằng mạch logic
không tiếp điểm.
Các phần tử trong sơ đồ bao gồm:
Các côngtăctơ lên (L) xuống (X) đóng điện cho động cơ theo chiều chuyển
động của buồng thang chạy lên và chạy xuống. Các phần tử logic 2, 6, 8, 12, 15,
16, 29, 26, 32, 36 là các phần tử và (AND); các phần tử 7, 11, 13, 18, 27 là các
phần tử hoặc (OR); các phần tử 5, 14, 17, 23, 28 là các phần tử đảo; 9, 19, 21, 33
là các phần tử lặp; 25, 30, 35 là các phần tử cấm; 37 - trễ thời gian; 10, 22 - khuếch
đại; BA1 - BA3 các biến áp vào; M1 - M3, stop - các nút nhấn điều khiển; CB1 -
CB3 - các cảm biến báo vị trí buồng thang ở các tầng tơng ứng; CT1 - CT6 - các
công tắc hành trình ở các cửa tầng; RN - tiếp điểm rơle nhiệt của động cơ
Sơ đồ cho phép thang máy hoạt động ở nhà ba tầng, nó cho phép chuyển động
từ bất kì tầng nào tới tầng cần đến
20

A
B
S
1
3~
S
2
S
3
12V
12V
K
K

+U
12V
Hình 34.6 Sơ đồ mạch ổn định nhiệt độ bằng các cổng logic
Để thuyết minh, ví dụ thang máy đang ở tầng 1 tín hiệu từ BA1 qua nút nhấn
CB1 đa tín hiệu tới phần tử 12 và 26, còn tín hiệu của các phần tử 5, 14, 28, 23, 17
đa tới đầu vào các phần tử 6, 15, 29, 16, 8 và tới 29. Nếu các tiếp điểm CT1 - CT6
đợc đóng, và RN không hở đa tín hiệu chờ tới 8, 16. Tiếp theo tín hiệu cha có.
Khi nhấn nút M2 (lệnh cho thang máy lên tầng 2tín hiệu từ BA1 qua M2 đa
tới các phần tử 12, 13, 6, 7, 8, 9 tới khuếch đại 10, ra lệnh đóng côngtăctơ L thang
máy chuyển động theo chiều đi lên. Lúc này đồng thời tín hiệu tới các phần tử 2,
30, 14.
Tới tầng 2 cảm biến CB2 tác động, tín hiệu từ BA1 đa qua 32, 27, 28, lúc đó
xóa tín hiệu từ 29, 8, 9 và kĐ 10 cắt côngtăctơ L
Từ phần tử 27 tín hiệu với trễ thời gian (qua phần tử 37) đủ để cắt côngtăctơ
L, đa qua phần tử lặp 33 đa tới phần tử cấm có nhớ 30, kéo theo cắt tín hiệu từ các
phần tử 32, 27, 37 và 33. sơ đồ trở về trạng thái ban đầu. Hoạt động tơng tự cho tr-
ờng hợp thang máy chuyển động tới các tầng khác.
Để chuyển động theo chiều buồng thang đi xuống tín hiệu đợc đa tới khuếch
đại 22 để đóng côngtăctơ X.
Trong sơ đồ có xét tới các liên động loại trừ khả năng hai côngtăctơ cùng
đóng đồng thời (bằng các phần tử 8, 23, 16 và 16, 17, 8), cấm buồng thang rơi
xuống khi chuyển động lên nhờ các phản hồi của các phần tử 8, 7, 8 và 16, 19, 18,
16
3.4.2 Mạch logic điều khiển truyền động ăn dao máy mài
Hình 35.2 giới thiệu sơ đồ mạch logic điều khiển truyền động ăn dao máy
mài.
21
BA
1
BA

2
BA
3
a
1
a
2
a
3
d
1
d
2
d
3
2
12
25
30
35
13
26
32
36
5
14
27
33
28
37

8
15
29
7
19
8
8
18
11
9
23
17
21
22
10
L
X
D
D
D
D
RN
220V
Hình 35.1 Mạch logic điều khiển truyền động lên xuống thang máy nhà ba
tầng
Những linh kiện trong sơ đồ mạch gồm có: KĐT, KĐN hai khuếch đại
thuận, ngợc điều khiển động cơ chạy thuận và ngợc; các cổng logíc đảo 1, 3, 41, 6,
7; các cổng hoặc đảo 4, 5; cổng hoặc -2, các cổng và - 8, 9; các trigơ RS 10, 11;
cảm biến kích thớc vạt mài CB
Sơ đồ cho phép tự động điều khiển truyền động ăn dao máy mài ở các chế độ

tự động và lắp đặt.
ở trạng thái ban đầu, ví dụ bàn cặp chi tiết đạng ở cận phía trớc của bàn máy,
công tắc hành trình HT2 đóng, tín hiệu mức cao 1 đợc đa tới đầu vào các cổng:
1, 3, 8 (chân 3), 11 (chân S) 7, 9 (chân1), 4, 6, còn tới đầu vào các phần tử 8 (chân
1), 10 (chân R), 2, 9 (chân 2, 3) 4, 5, 11 (chân R) và các khuếch đai KĐT, KĐN
các tín hiệu mức thấp 0.
Động cơ truền động ăn dao đợc đóng bằng cách nhấn nút ĐK
1
. Khi đó cổng
đảo 1 có tín hiệu mức cao ở đầu ra. Tín hiệu này đợc đa tới cổng và 8 (chân 1) (có
liên động mức cao ở chân 2 từ mạch truền động đá mài đa về. Đầu ra mức cao của
cổng 8 đợc đa tới chân S của trigơ 10, trigơ xuất tín hiệu mức cao đa tới KĐT ra
lệnh cho động cơ chạy thuận. Trigơ 10 nhớ tín hiệu mức cao và giữ trạng thái này
trong thời gian nút nhấn đã đợc nhả ra.
Lùi bàn máy bằng cách nhấn nút ĐK2 hoặc tự động đa tín hiệu từ bộ cảm
biến chi tiết. Tín hiệu mức cao xuất hiện ở đầu ra của cổng đảo 6 đa tới đầu vào
chân 3 của cổng và 9 làm cho đầu ra của cổng 9 nhảy lên mức cao đa tới chân S
trigơ 11 ra lệnh cho KĐN, động cơ chạy ngợc lùi bàn máy trở lại. Khi bàn máy
chuyển động tới hạn trớc nhần HT2 qua cổng đảo 3 đa tín hiệu mức thấp tới chân
2 cổng 9 và đa tín hiệu mức cao tới cổng R của tri gơ 11 cắt lệnh động cơ chạy ng-
ợc.
Khi bàn máy chuyển động tới giới hạn trớc, nhấn HT1 qua cổng và 2 đa tín
hiệu mức cao tới trigơ 10 ((chân R) và đa tín hiệu mức thấp tới KĐT cắt động cơ
chạy thuận.
Trong sơ đồ trên có liên động không đồng thời đa tín hiệu mức cao tới hai
kuếch đai KĐT, KĐN ( trigơ 10 chân đảo, cổng và 9 chân 1, trigơ 11 chân đảo,
22
ĐK
1
ĐK

2
HT
1
HT
2
1
2
3
4
5
9
8
10
11
KĐT
KĐN
6
7
1
R
S
S
R
CB
2
1
3
3
1
2

Hình 35.2 Mạch logic điều khiển truyền động ăn dao máy mài
cæng vµ 8 ch©n 3 vµ liªn ®éng kh«ng ch¹y ®éng c¬ ¨n dao khi cha ch¹y ®éng c¬ ®¸
mµi b»ng ch©n 2 cña cæng vµ 8.
§iÒu khiÓn tr¹m b¬m níc n«ng nghiÖp
23