Tìm hiểu về DRAM

Người hướng dẫn: TS. Nguyễn Ngọc Minh

Tìm hiểu về DRAM
8/9/15 1Đồ án thiết kế hệ thống số - D08 – XLTH 1
HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG
I.
Tìm hiểu về DRAM
1. Sơ lược vềRAM
2. Bộ nhớ DRAM
II.
Cấu tạo, chức năng các khối và nguyên lý hoạt động
2.1. Cấu tạo DRAM
2.2. Chức năng các khối
2.3. Sơ đồ nguyên lý
2.4. Nguyên lý hoạt động
III.
Ưu nhược điểm
Mục lục
8/9/15 2Đồ án thiết kế hệ thống số - D08 XLTH 1
I. Giới thiệu về DRAM
8/9/15 3Đồ án thiết kế hệ thống số - D08 XLTH 1
RAM(Random Access Memory) là bộ nhớ truy cập ngẫu nhiên. Chúng có thể truy xuất
đến bất kì vị trí nhớ nào, vào bất kì lúc nào dựa vào địa chỉ của ô nhớ đó. Điều này tạo nên
sự khác biệt giữa RAM với các thiết bị nhớ tuần tự (Sequential memory device). RAM
thông thường được sử dụng cho bộ nhớ chính (Main memory). Thông tin trên RAM chỉ là
tạm thời, chúng sẽ mất đi khi mất nguồn điện cung cấp
1. Sơ lược về DRAM
8/9/15 4Đồ án thiết kế hệ thống số - D08 XLTH 1
Đây là bộ nhớ truy xuất ngẫu nhiên thông dụng nhất ngày nay. DRAM lưu trữ dữ liệu dựa
vào tín hiệu điện thế trên một tụ điện (capacitor). Điện thế trên tụ luôn bị rò rỉ. Do đó để lưu
trữ giữ tín hiệu thì DRAM phải liên tục được làm tươi. Điều này tạo nên phần động cho

DRAM.
2. Bộ nhớ DRAM
8/9/15 5Đồ án thiết kế hệ thống số - D08 XLTH 1
DRAM được phát minh đầu tiên bởi tiến sĩ Robert Dennard tại trung tâm Thomas J.Watson IBM năm
1966. Đầu năm 1970, Intel chế tạo thành công DRAM dùng 1 cell 3 transistor có tên Intel 1102. Đến
10/1970 Intel cho ra đời Intel 1103 có cell 1 transistor. Năm 1973 bộ nhớ DRAM đầu tiên có nhiều địa
chỉ hàng/cột là Mostek MK4096(4096x1)
2.1 Sơ lược về lịch sử DRAM
8/9/15 6Đồ án thiết kế hệ thống số - D08 XLTH 1
2.2. Phân loại bộ nhớ
8/9/15 7Đồ án thiết kế hệ thống số - D08 XLTH 1
MEMORY
MEMORY
RAM
RAM
ROM
ROM
SRAM
SRAM
DRAM
DRAM

Được gọi là DRAM đồng bộ.

SDRAM gồm các phân loại:
•
SDR - Single Data Rate
•
DDR - Double Data Rate
•

DDR2 - Double Data Rate 2
•
DDR3 - Double Data Rate 3

SD RAM (Synchronous Dynamic RAM )
8/9/15 8Đồ án thiết kế hệ thống số - D08 – XLTH 1
Gọi tắ là SDR. Có 168 chân. Được dung trong cá máy tính cũ, bus speed chạy cùng vận tốc với
clock speed của memory chip
8/9/15 9Đồ án thiết kế hệ thống số - D08 XLTH 1
SDR SDRAM (Single Data Rate SDRAM)
Gọi tắt là DDR. Có 184 chân. DDR SDRAM là cải tiến của bộ nhớ SDR với tốc độ truyền tải gấp
đôi SDR nhờ vào việc truyền tải hai lần trong một chu kỳ bộ nhớ. Đã được thay thế bởi DDR2
DDR SDRAM(Double Data Rate SDRAM)
8/9/15 10Đồ án thiết kế hệ thống số - D08 XLTH 1
Gọi tắt là DDR2. Có 240 chân là cải tiến của DDR với tốc độ bus speed gấp đôi clock speed
DDR2 SDRAM (double Data Rate 2 SDRAM)
8/9/15 11Đồ án thiết kế hệ thống số - D08 XLTH 1
DDR3 SDRAM (Double data rate 3 SDRAM)
8/9/15 12Đồ án thiết kế hệ thống số - D08 XLTH 1
Có tốc độ bus 800/1066/1333/1600 Mhz, số bit dữ liệu là 64 bits, điện thế là 1,5v, tổng số pin là 240
Gọi tắt là Rambus. Được thiết kế kỹ thuật hoàn toàn mới so với SDRAM. Hoạt động đồng bộ theo
một hệ thống lặp và truyền dữ liệu theo 1 hướng. Sử dụng một modul gọi là RIMM (Rambus inline
memory module) để kết nối các DRAM
RDRAM (Rambus Dynamic RAM)
8/9/15 13Đồ án thiết kế hệ thống số - D08 XLTH 1
Sơ đồ cấu tạo
II. Cấu tạo chức năng các khối và nguyên lý hoạt động
8/9/15 14Đồ án thiết kế hệ thống số - D07KTDT1
•
DRAM được cấu tạo bởi hàng triệu tế bào nhớ được khắc lên một bánh silicon theo các cột

(bitlines) và hàng (wordlines). Điểm giao của bitline và wordlines tạo thành địa chỉ tế bào nhớ
•
DRAM có cấu tạo nhỏ hơn SRAM nhờ vào cấu tạo đơn giản của tế bào nhớ. Cùng kích thước
nhưng DRAM có dung lượng lớn hơn nhiều so với SRAM
•
Các thành phần chính: bộ điều khiển, bộ tiền nạp, bộ khuếch đại, bộ đệm(đệm đỉa chỉ, đệm dữ liệu),
bộ giải mã địa chỉ(giải mã hàng và cột) và ma trận nhớ
2.1 Cấu tạo
8/9/15 15Đồ án thiết kế hệ thống số - D08 XLTH 1
•
Bộ điều khiển - Control block:
Tạo tín hiệu kích hoạt hoạt động của DRAM. Điều khiển quá trình truy xuất dữ liệu bằng cách
tạo ra các tín hiệu clock. Hỗ trợ điều khiển quá trình làm tươi dữ liệu
•
Bộ phận tiền nạp:
Sau mỗi lần đọc dữ liệu thì tín hiệu điện áp lưu giữ trong tế bào nhớ bị mất. Do đó cần có bộ phận
nạp lại điện thế. Nạp lại tín hiệu điện áp cho tụ để tránh mất mát dữ liệu do tụ rò rỉ điện. chu kì nạp lại
rất nhanh khoảng 2ms. Ở đây chỉ nạp lại điện áp cho tất cả các bit có giá trị 1
2.2. Chức năng các khối
8/9/15 16Đồ án thiết kế hệ thống số - D08 XLTH 1
•
Bộ phận khuếch đại - Senseamplifier :
Có chức năng khuyêch đại tín hiệu để xác định giá trị của ô nhớ.
Theo lý thuyết thì mức điện áp 5v đại diện giá trị 1, 0v đại diện giá
trị 0. Nhưng thực tế mức điện áp luôn dao động trong khoảng từ 0v
đến 5v. Do đó cần có bộ phận khuêch đại tín hiệu. Khi mức điện
áp trong 3v đến 5v (trên 50%) thì giá trị được đọc là mức 1. Ngược
lại nếu điện áp từ 0v đến 2.5v (dưới 50%) được đọc là mức 0
2.2. Chức năng các khối
8/9/15 17Đồ án thiết kế hệ thống số - D08 XLTH 1

•
Bộ đệm:
o
Bộ đệm địa chỉ:
Chứa địa chỉ được truyền vào chip nhớ. Do địa chỉ được xác định bằng mức điện áp nên trong quá
trình truyền có thể bị mất mát. Bộ đệm địa chỉ sẽ giúp khôi phục lại mức điện áp đúng với giá trị ban
đầu. Sau khi khôi phục, địa chỉ sẽ được truyền đến các bộ giải mã địa chỉ
o
Bộ đệm dữ liệu vào ra:
Thường các mạch chốt (latch) hay các flip-flop dùng để lưu giữ dữ liệu đầu vào và ra của chíp nhớ.
Khôi phục mức điện áp phù hợp với giá trị, tránh mất mát.
2.2. Chức năng các khối
8/9/15 18Đồ án thiết kế hệ thống số - D08 XLTH 1
2.2. Chức năng các khối
8/9/15 19Đồ án thiết kế hệ thống số - D08 XLTH 1
•
Bộ giải mã địa chỉ:
Gồm bộ giải mã địa chỉ hàng và cột. sử dụng một bộ dồn kênh địa chỉ. Thông thường để
mã hóa được 16k hoặc 512k, chip nhớ cần có 14 hoặc 19 chân. Nhưng với bộ dồn kênh địa chỉ
chip nhớ chỉ cần 7 chân hoặc 10 chân địa chỉ
Mô hình mạch dồn kênh
Mô hình mạch dồn kênh
8/9/15 20Đồ án thiết kế hệ thống số - D08 XLTH 1
Thời gian cần thiết cho QT dồn kênh
Thời gian cần thiết cho QT dồn kênh
8/9/15 21Đồ án thiết kế hệ thống số - D08 XLTH 1
•
Click to edit Master text styles
–
Second level

•
Third level
–
Fourth level
»
Fifth level
Ma trận nhớ
Ma trận nhớ
8/9/15 22Đồ án thiết kế hệ thống số - D08 XLTH 1
Gồm hàng triệu tế bào nhớ được sắp xếp theo một ma trận hàng và cột. Giao giữa hàng và cột là địa
chỉ của tế bào nhớ
2.3.Sơ đồ nguyên lý
8/9/15 23Đồ án thiết kế hệ thống số - D08 XLTH 1
2.4. Nguyên lý hoạt động :
Dữ liệu trong DRAM được đọc ghi dựa vào mức điện áp được lưu trong tụ điện
của tế bào nhớ. Để đọc ghi dữ liệu, ta căn cứ tín hiệu điều khiển và hai tín hiệu
RAS và CAS để mã hóa địa chỉ bằng bộ mã hóa dữ liệu.
8/9/15 24Đồ án thiết kế hệ thống số - D08 XLTH 1
Dữ liệu trong DRAM được đọc ghi dựa vào mức điện áp được lưu trong tụ điện của tế bào nhớ
2.4.1. Chu kỳ đọc dữ liệu
8/9/15 25Đồ án thiết kế hệ thống số - D08 XLTH 1