khảo sát và thực hiện một số ứng dụng với board altera fpga de3

Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (3.57 MB, 133 trang )

TRƢỜNG ĐẠI HỌC CẦN THƠ
KHOA CÔNG NGHỆ

LUẬN VĂN TỐT NGHIỆP

KHẢO SÁT VÀ THỰC HIỆN MỘT SỐ ỨNG
DỤNG VỚI BOARD ALTERA FPGA DE3

Sinh viên thực hiện:
1. Phạm Thị Hải Quyên
MSSV: 1118007
Ngành: Kỹ thuật máy tính
2. Hồng Thị Hạnh
MSSV: 1117967
Ngành: Kỹ thuật máy tính

Giáo viên hƣớng dẫn:
ThS. Trương Phong Tuyên

Cần Thơ, tháng 5/2015

Luận văn tốt nghiệp

Đại học Cần Thơ

NHẬN XÉT CỦA GIÁO VIÊN HƢỚNG DẪN
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................

...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................

....................................................

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

iii

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

NHẬN XÉT CỦA GIÁO VIÊN PHẢN BIỆN 2
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................

...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................
...........................................................................................................................................................

Cần Thơ, ngày tháng năm 2015

....................................................
SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

iv

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

LỜI CẢM ƠN
Trong quá trình thực hiện đề tài, chúng em gặp không ít khó khăn do hạn chế về
kiến thức, kinh nghiệm cũng như về mặt thời gian. Bên cạnh nỗ lực của bản thân
còn có sự giúp đỡ của gia đình, thầy cô và bạn bè.
Đầu tiên, chúng em xin gởi lời cảm ơn đặt biệt và chân thành nhất đến thầy
Trương Phong Tuyên đã hướng dẫn tận tình cho nhóm. Thầy là người đã cung
cấp, gợi ý các tài liệu tham khảo cần thiết và giúp nhóm khắc phục các vấn đề
khó khăn trong quá trình thực hiện đề tài.
Chúng em xin cám ơn đến thầy cô Bộ môn Điện tử viễn thông đã giúp đỡ và
truyền kiến thức chuyên ngành làm cơ sở để chúng em thực hiện đề tài.
Nhóm xin gởi đến gia đình những tình cảm và lòng tri ân, cảm ơn gia đình đã bên
cạnh động viên và giúp đỡ chúng con về mọi mặt trong khi thực hiện đề tài.
Và cuối cùng, nhóm xin được gởi lời cảm ơn đến bạn bè đã giúp đỡ và những tình
cảm của các bạn là những kỷ niệm đẹp nơi giảng đường đại học thân yêu.

Cần Thơ, ngày tháng năm 2015
Nhóm thực hiện đề tài

Phạm Thị Hải Quyên

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

v

Hồng Thị Hạnh

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

CAM ĐOAN
Đề tài “Khảo sát và thực hiện một số ứng dụng với board Altera FPGA DE3” có
thể còn nhiều thiếu sót và hạn chế nhưng nội dung đã trình bày trong luận văn này
là dựa trên sự hiểu biết và thành quả đạt được trên cơ sở nghiên cứu và tham khảo
chứ không phải là bản sao chép của bất cứ công trình nào đã có từ trước. Các nội
dung tham khảo trong quyển báo cáo được trích dẫn rõ tên tác giả, tên công trình
và thời gian công bố.
Cần Thơ, ngày tháng năm 2015
Nhóm thực hiện đề tài

Phạm Thị Hải Quyên

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

vi

Hồng Thị Hạnh

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

Đề tài “KHẢO SÁT VÀ THỰC HIỆN MỘT SỐ ỨNG DỤNG VỚI BOARD
ALTERA FPGA DE3” được thực hiện bởi:
1. Phạm Thị Hải Quyên,
2. Hồng Thị Hạnh,

MSSV: 1118007,
MSSV: 1117967,

Lớp: Kỹ thuật máy tính
Lớp: Kỹ thuật máy tính

Đề tài đã báo cáo tại: Hội đồng chấm bảo vệ Luận văn tốt nghiệp Đại học
CầnThơ; Ngành: Điện tử Truyền thông và Kỹ thuật Máy tính; Bộ môn: Điện
tử Viễn thông. Hội đồng được thành lập theo quyết định số 133/QĐ-CN
ngày 24 / 04 / 2015.
Ngày bảo vệ: 19 / 05 / 2015
Kết quả đánh giá: ___________________________

Chữ ký các thành viên hội đồng:
1. Giáo viên hướng dẫn: ThS. Trƣơng Phong Tuyên
2. Giáo viên phản biện 1: TS. Lƣơng Vinh Quốc Danh
3. Giáo viên phản biện 2: ThS. Trần Thanh Quang

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

vii

Kí tên: .....................
Kí tên: .....................
Kí tên: .....................

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

MỤC LỤC

NHẬN XÉT CỦA GIÁO VIÊN HƢỚNG DẪN ................................... ii
NHẬN XÉT CỦA GIÁO VIÊN PHẢN BIỆN 1 .................................. iii
NHẬN XÉT CỦA GIÁO VIÊN PHẢN BIỆN 2 .................................. iv
LỜI CẢM ƠN ................................................................................... v
CAM ĐOAN .................................................................................... vi
MỤC LỤC ..................................................................................... viii
DANH MỤC HÌNH ............................................................................ x
DANH MỤC BẢNG ....................................................................... xiii
KÝ HIỆU VÀ VIẾT TẮT ................................................................. xiv
TÓM TẮT ....................................................................................... xv
ABSTRACT ................................................................................... xv
CHƢƠNG 1: GIỚI THIỆU TỔNG QUAN ......................................... 1
1.1 ĐẶT VẦN ĐỀ ....................................................................................... 1
1.2 MỤC TIÊU VÀ PHẠM VI THỰC HIỆN ................................................. 1

1.2.1 Mục tiêu ...................................................................................... 1
1.2.2 Phạm vi ....................................................................................... 2
1.3 PHƢƠNG PHÁP THỰC HIỆN ............................................................ 2

CHƢƠNG 2: CƠ SỞ LÝ THUYẾT .................................................. 3
2.1 GIỚI THIỆU ......................................................................................... 3
2.1.1 Board DE3 .................................................................................. 3
2.1.2 Bố cục và thành phần ................................................................. 3
2.1.3 Sơ đồ khối của board DE3 ......................................................... 6
2.2 SỬ DỤNG BOARD DE3 ...................................................................... 9
2.2.1 Cấu hình FPGA và chuỗi JTAG .................................................. 9
2.2.2 Giao diện ngƣời dùng I/O ......................................................... 11
2.2.3 Các nhóm I/O và mạch kiểm soát VCCIO ................................ 13
2.2.4 Các đầu nối HSTC .................................................................... 14
2.2.5 Kết nối board con HSTC/HSMC đến đầu nối HSTC DE3 ........ 16
2.2.6 Các Header mở rộng GPIO ...................................................... 16
2.2.7 DDR2 SO-DIMM ....................................................................... 17
2.2.8 USB OTG ................................................................................. 18
SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

viii

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

2.2.9 SD CARD ................................................................................. 19

2.3 CẤU TRÚC TỔNG THỂ CONTROL PANEL BOARD DE3 ............... 19

CHƢƠNG 3: SƠ LƢỢC PHẦN MỀM VÀ THÀNH PHẦN LIÊN
QUAN ............................................................................................ 21
3.1 QUARTUS II ...................................................................................... 21
3.2 SOPC BUILDER ................................................................................ 22
3.3 NIOS II SOFTWARE BUILD TOOLS FOR ECLIPSE ........................ 23

CHƢƠNG 4: KHẢO SÁT VỀ GIAO TIẾP NGOẠI VI ..................... 24
4.1 SWITCH VÀ LED ĐƠN ...................................................................... 24
4.2 SWITCH VÀ LED 7 ĐOẠN ................................................................ 38
4.3 BUTTON VÀ LED ĐƠN ..................................................................... 43
4.4 BUTTON VÀ LED 7 ĐOẠN ................................................................ 48

CHƢƠNG 5: ỨNG DỤNG ĐỌC DỮ LIỆU TỪ SD CARD .............. 52
5.1 GIỚI THIỆU SD CARD ...................................................................... 52
5.1.1 Sơ lƣợc SD Card ...................................................................... 52
5.1.2 Sơ đồ chân ............................................................................... 52
5.1.3 Chế độ của SD Card ................................................................ 53
5.2 ĐỊNH DẠNG LƢU TRỮ SD CARD .................................................... 56
5.3 XÂY DỰNG SD CARD ...................................................................... 57

CHƢƠNG 6: KẾT LUẬN VÀ ĐỊNH HƢỚNG PHÁT TRIỂN ........... 76
6.1 KẾT LUẬN ......................................................................................... 76
6.2 ĐỊNH HƢỚNG PHÁT TRIỂN ............................................................ 76

TÀI LIỆU THAM KHẢO ................................................................. 77
PHỤ LỤC A ................................................................................... 78
PHỤ LỤC B ................................................................................... 79

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

ix

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

DANH MỤC HÌNH
Hình 1.3-1: Phương pháp thực hiện ........................................................................ 2
Hình 2.1-1: Cơ chế xếp chồng của Board DE3 ....................................................... 3
Hình 2.1-2: Board DE3 (xem mặt trên) .................................................................. 4
Hình 2.1-3: Board DE3 (xem mặt dưới) ................................................................. 5
Hình 2.1-4: Sơ đồ khối của board DE3 ................................................................... 7
Hình 2.2-1: Cấu hình FPGA ................................................................................. 10
Hình 2.2-2: Chuỗi JTAG cho board DE3 ............................................................. 11
Hình 2.2-3: Sự kết nối giữa công tắc ấn và Stratix III .......................................... 11
Hình 2.2-4: Sự kết nối giữa công tắc trượt và Stratix III ...................................... 12
Hình 2.2-5: Sự kết nối giữa các LED RGB và Stratix III ..................................... 12
Bảng 2.2.1: Sự liên hệ giữa các nhóm I/O và các đầu nối .................................... 13
Hình 2.2-7: Chỉ số mức điện thế cho các nhóm I/O ............................................. 14
Hình 2.2-8: Sự phân bố chân của header mở rộng GPIO ..................................... 17
Hình 2.2-9: Sự kết nối giữa DDR2 và Stratix III .................................................. 18
Hình 2.2-10: Sự kết nối giữa USB OTG và Stratix III ......................................... 19
Hình 2. 2-11: Sự kết nối giữa SD và Stratix III .................................................... 19
Hình 2.3-1: Sơ đồ khối của bảng điều khiển DE3 ................................................ 20
Hình 3.1-1: Phần mềm Quartus II ......................................................................... 21

Hình 3.2-1: Công cụ Altera SOPC Builder ........................................................... 22
Hình 3.3-1: Giao diện Nios II Software Build Tools for Eclipse ......................... 23
Hình 4.1-1 Chọn nơi lưu, đặt tên project và tên thư mục ..................................... 24
Hình 4.1-2: Chọn họ và thiết bị............................................................................. 25
Hình 4.1-3: Tạo hệ thống mới ............................................................................... 25
Hình 4.1-4: Chọn cấu hình Nios II ........................................................................ 26
Hình 4.1-5: Chọn bộ nhớ RAM ............................................................................ 27
Hình 4.1-6: Gán bộ nhớ RAM cho CPU ............................................................... 28
Hình 4.1-7: Chọn JTAG ........................................................................................ 29
Hình 4.1-8: Chọn System ID................................................................................. 29
Hình 4.1-9: Cấu hình PIO ..................................................................................... 30
Hình 4.1-10: Hệ thống nhúng xây dựng bằng SOPC Builder ............................... 31
Hình 4.1-11: Thêm file nios_sys.v ........................................................................ 31
Hình 4.1-12: Gán chân cho hệ thống .................................................................... 32
Hình 4.1-13: Kết quả biên dịch thành công .......................................................... 32
Hình 4.1-14: Nạp xuống board thành công ........................................................... 33
Hình 4.1-15: Nios II Software Build Tools for Eclipse ........................................ 33
Hình 4.1-16: Cửa sổ Nios II Software Build Tools for Eclipse ............................ 34
Hình 4.1-17: Tạo ứng dụng mới dựa trên code có sẵn.......................................... 34
Hình 4.1-18: Biên dịch chương trình .................................................................... 36
Hình 4.1-19: Kết quả biên dịch thành công .......................................................... 36
Hình 4.1-20: Chạy chương trình ........................................................................... 37
Hình 4.1-21: Hiển thị giá trị LED RGB khi trượt các Switch .............................. 38
Hình 4.2-1: Hệ thống nhúng xây dựng bằng SOPC Builder................................. 38
Hình 4.2-2: Gán chân cho hệ thống ...................................................................... 39
Hình 4.2-3: Biên dịch thành công ......................................................................... 39
SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

x

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

Hình 4.2-4: Nạp xuống board thành công ............................................................. 40
Hình 4.2-5: Chọn Nios II Software Build Tools for Eclipse ................................ 40
Hình 4.2-6: Biên dịch chương trình thành công ................................................... 42
Hình 4.2-7: Kết quả chương trình ......................................................................... 42
Hình 4.3-1: Hệ thống nhúng xây dựng bằng SOPC Builder................................. 43
Hình 4.3-2: Gán chân hệ thống ............................................................................. 44
Hình 4.3-2: Biên dịch thành công ......................................................................... 44
Hình 4.3-3: Nạp xuống board thành công ............................................................. 45
Hình 4.4-1: Hệ thống nhúng xây dựng bằng SOPC Builder................................. 48
Hình 4.4-2: Gán chân hệ thống ............................................................................. 48
Hình 5.1-1: Sơ đồ chân SD Card .......................................................................... 52
Hình 5.1-2: Định dạng lệnh................................................................................... 53
Hình 5.1-3: Định dạng phản hồi............................................................................ 54
Hình 5.1-4: Định dạng dữ liệu .............................................................................. 55
Hình 5.1-5: Định dạng chuyển dữ liệu .................................................................. 56
Hình 5.2-1: Loại phân vùng .................................................................................. 56
Hình 5.3-1: Sơ đồ khối của ứng dụng SD Card .................................................... 57
Hình 5.3-2: Chọn nơi lưu, đặt tên project và tên thư mục .................................... 58
Hình 5.3-3: Chọn họ và thiết bị............................................................................. 58
Hình 5.3-4: Tạo hệ thống phần cứng .................................................................... 59
Hình 5.3-5: Chọn cấu hình Nios II ........................................................................ 59
Hình 5.3-6: Cấu hình bộ nhớ on-chip memory ..................................................... 60
Hình 5.3-7: Gán bộ nhớ RAM cho CPU ............................................................... 61

Hình 5.3-8: Cấu hình JTAG UART ...................................................................... 62
Hình 5.3-9: Cấu hình Sytem ID ............................................................................ 62
Hình 5.3-10: Cấu hình Timer ................................................................................ 63
Hình 5.3-11: Cấu hình PIO ................................................................................... 64
Hình 5.3-12: Cấp xung clock ngõ vào 100 Mhz ................................................... 64
Hình 5.3-13: Cấp xung clock ngõ ra 50Mhz ......................................................... 65
Hình 5.3-14: Xây dựng hệ thống hoàn chỉnh ........................................................ 65
Hình 5.3-15: Tạo hệ thống thành công ................................................................. 66
Hình 5.3-16: Thêm file .v...................................................................................... 66
Hình 5.3-17: Gán chân cho hệ thống .................................................................... 67
Hình 5.3-18: Biên dịch thành công ....................................................................... 67
Hình 5.3-19: Nạp xuống board thành công ........................................................... 68
Hình 5.3-20: Nios II Software Build Tools for Eclipse ........................................ 68
Hình 5.3-21: Chọn nơi lưu trữ phần mềm............................................................. 69
Hình 5.3-22: Cửa sổ Nios II Application and BSP from Template ...................... 69
Hình 5.3-23: Tạo ứng dụng mới dựa trên code có sẵn.......................................... 70
Hình 5.3-24: Biên dịch chương trình .................................................................... 72
Hình 5.3-25: Biên dịch chương trình thành công ................................................. 73
Hình 5.3-26: Chạy chương trình ứng dụng ........................................................... 74
Hình 5.3-27: Kết quả chạy thành công ................................................................. 74
Hình 5.3-28: Phát hiện thẻ SD thành công............................................................ 75
Hình 5.3-29: Phát hiện thẻ SD thất bại ................................................................. 75

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

xi

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

DANH MỤC BẢNG
Bảng 2.2.1: Sự liên hệ giữa các nhóm I/O và các đầu nối ................................... 13
Bảng 2.2.2: Chỉ số LED và mức điện thế VCCIO của mỗi nhóm I/O .................... 14
Bảng 5.1.1: Sơ đồ chân SD Card ......................................................................... 52
Bảng 5.1.2: Các thanh ghi SD Card ..................................................................... 53

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

xii

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

KÍ HIỆU VÀ VIẾT TẮT
FPGA

Field programmable gate array

DDR2 SO-DIMM

Double Data Rate 2 Small Outline – Dual Inline
Memory Module

JTAG

Joint Test Action Group

SD

Secure Digital

PLL

Phase-Locked Loop

HSTC

High speed terasic connectors

API

Application Programming Interface

DIP

Dedicated information port

SMA

Simple Moving Average

LEs

Logic Elements

USB

Universal Serial

DMA

Direct Memory Access

IP

Intellectual Property

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

xiii

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

TÓM TẮT
Trong luận văn này, nhóm thực hiện sự nghiên cứu board DE3 và xây dựng ứng
dụng cơ bản của board. Đề tài “Khảo sát và thực hiện một số ứng dụng với board
Altera FPGA DE3” được thực hiện với mục tiêu là phát triển ứng dụng trên board

Altera DE3. Bên cạnh việc khảo sát, chúng tôi còn tìm hiểu về sự giao tiếp giữa
board và các thành phần trên board, xây dựng một ứng dụng đơn giản đó là đọc
dữ liệu từ thẻ SD. Đồng thời sử dụng phần mềm Quartus II và Nios II Sofware
Build Tools for Eclipse làm công cụ hỗ trợ cho việc tìm hiểu và xây dựng ứng
dụng. Ngoài ra, đề tài này được thực hiện nhằm tạo bước đầu cho sinh viên tìm
hiểu và nghiên cứu về Altera DE3. Trong thời gian 4 tháng, nhóm đã xây được
ứng dụng như đã trình bày.
Từ khóa: Altera DE3, FPGA, Nios II, Quartus, thẻ SD

ABSTRACT
In this project, we implement a study about DE3 board and develop its
application. The project " Survey and develop some application with Altera
FPGA DE3 board" be implemented with the goal is develop applicationson on
board. In this project. Besides survey, we study about the communication
between the board and the components on the board, develop a simple application
that reads data from SD card. Simultaneously, we use Quartus and Nios II
Sofware Build Tools for Eclipse software as a tool to support for study and
develop application. Also, this be implemented to make the first step for students
to study about Altera DE3. During four months, we have developed the
application as presented.
Key work: Altera DE3, FPGA, Nios II, Quartus, SD CARD
Title: Study and develop some application with Altera FPGA DE3 Board

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

xiv

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

CHƢƠNG 1: GIỚI THIỆU TỔNG QUAN
1.1 ĐẶT VẤN ĐỀ
Hiện nay, các hệ thống nhúng được phát triển trên FPGA đang được sử dụng rộng rãi
bởi đặc tính linh hoạt cho các thiết kế thiết bị trên FPGA và có rất nhiều ứng dụng
trong thực tế. Đặc tính có thể cấu hình lại của FPGA cho phép tạo ra phiên bản thiết
kế của một thiết bị mong muốn cho các ứng dụng khác nhau. Nhờ sử dụng các ngôn
ngữ mô tả phần cứng VHDL, Verilog HDL. Mặt khác, FPGA được hỗ trợ rất nhiều
các thiết bị ngoại vi tạo điều kiện thuận lợi cho việc phát triển hệ thống nhúng, phát
triển các ứng dụng điều khiển trên FPGA kết nối với các thiết bị ngoại vi. Công nghệ
FPGA ra đời đáp ứng các yêu cầu cơ bản như: tái cấu trúc khi đang sử dụng, tiêu thụ
ít năng lượng, dễ lập trình. Để tạo ra những chip FPGA như vậy trên thế giới hiện nay
có hãng chuyên đi đầu trong lĩnh vực sản xuất chip FPGA là hãng Altera. Hãng đã
tạo ra nhiều chip FPGA mà điển hình là chip EP3SL150F1152C2N của thiết bị
Stratix III trên board DE3, nó đã được trang bị nhiều thành phần và thiết bị ngoại vi
hữu ích cho người sử dụng.
Để có được bước đầu làm quen và nghiên cứu về Altera DE3, chúng tôi đã chọn đề
tài “Khảo sát và thực hiện một số ứng dụng với Board Altera FPGA DE3” để tìm
hiểu cơ bản các tính chất và hoạt động các thành phần trên board. Đây là một hướng
nghiên cứu mới nhưng sự nghiên cứu này ở khu vực Đồng bằng sông Cửu Long vẫn
còn hạn chế. Nắm được tính chất của vấn đề cùng với định hướng của giáo viên
hướng dẫn, nhóm tiến hành nghiên cứu đề tài này với mong muốn giao tiếp được với
các thành phần ngoại vi và xây dựng ứng dụng đơn giản đọc dữ liệu từ SD Card trên
board DE3. Bên cạnh đó, chúng tôi hy vọng đây sẽ là tài liệu hữu ích cho các bạn
sinh viên K40 trở về sau tham khảo và tìm hiểu.
1.2 MỤC TIÊU VÀ PHẠM VI THỰC HIỆN
1.2.1 Mục tiêu

Nhóm thực hiện đề tài này nhằm tạo bước đầu cho sinh viên tìm hiểu về board DE3
nói riêng và công nghệ FPGA nói chung. Ngoài ra, người thiết kế cần nắm được trình
tự thiết kế một ứng dụng Nios trên DE3 như: cách lập trình, thiết kế phần cứng, cũng
như cách vận hành giao tiếp giữa Board DE3 với thiết bị ngoại vi.

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

1

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

1.2.2 Phạm vi thực hiện
Nghiên cứu và phát triển hệ thống trên FPGA của Altera, tìm hiểu các phần mềm ứng
dụng có liên quan. Giao tiếp cơ bản các ngoại vi trên board DE3 và xây dựng ứng
dụng đơn giản đọc dữ liệu từ SD Card.
1.3 PHƢƠNG PHÁP THỰC HIỆN
Để thực hiện việc giao tiếp và xây dựng ứng dụng trên board DE3, nhóm sử dụng
phần mềm để hỗ trợ là Quartus II và Nios II.
Hình 1.3-1 biểu diễn sơ đồ hóa các bước thực hiện.

Altera DE3
Stratix III
USB
Blaster

Altera SOPC
Builder

Nios II Software Builder
Tools for Eclipse
Phần mềm Quartus II

Hình 1.3-1: Phương pháp thực hiện

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

2

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

CHƢƠNG 2: CƠ SỞ LÝ THUYẾT
2.1 GIỚI THIỆU
2.1.1 Board DE3
Board DE3 có nhiều tính năng cho phép người dùng thực hiện nhiều thiết kế mạch,
phục vụ cho việc nghiên cứu, phát triển kiến trúc máy tính và FPGA.
Họ Stratix III có khả năng xử lý các dự án tiêu tốn tài nguyên và kiểm tra giải thuật
phức tạp, giao diện HSTC được trang bị với liên kết nối tốc độ cao và các tiêu chuẩn
cấu hình I/O. Các ổ cắm DDR2 SO-DIMM chịu đựng truy cập bộ nhớ nhanh hơn vào
thực tế, trong khi các ổ cắm thẻ SD cung cấp việc thực hiện mở rộng lưu trữ dữ liệu.
Người dùng có thể mở rộng board DE3 thành một hệ thống như trong hình 2.1-1.

Board DE3 cũng có thể kết nối với nhiều board con được thiết kế bởi Terasic.

Hình 2.1-1: Cơ chế xếp chồng của Board DE3
2.1.2 Bố cục và thành phần
Hình 2.1-2 và 2.2-3 mô tả cách bố trí của board, chỉ ra vị trí của các kết nối và các
thành phần quan trọng.

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

3

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

Hình 2.1-2: Board DE3 (xem mặt trên)

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

4

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

Hình 2.1-3: Board DE3 (xem mặt dưới)
Thiết bị Altera FPGA Stratix III (3SL340/3SE260/3SL150).
Giao diện cấu hình FPGA:
- Tích hợp mạch USB Blaster cho lập trình và người sử dụng kiểm soát
API.
- Cấu hình thiết bị nối tiếp Altera – EPCS128/EPCS64.
Mở rộng giao diện:
- Tám đầu nối HSTC.
- Hai header mở rộng 40 chân.
Giao diện bộ nhớ :
- Ổ cắm DDR2 SO-DIMM.
- Ổ cắm thẻ SD.

Giao diện người dùng I/O:
- Bốn công tắc nút ấn.
- Bốn công tắc trượt.

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

5

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

- Một công tắc 8 vị trí DIP.

- LED 7 đoạn.

- Tám LED RGB.
Hệ thống xung đồng hồ:
- Một máy dao động 50MHz.

- Đầu nối SMA cho đầu vào đồng hồ bên ngoài và PLL đầu ra đồng hồ.
Giao diện khác:
- Một bộ điều khiển USB Host/Slave (1 bộ điều khiền gồm 3 cổng USB
Host/Device).
- Một chip cảm biến nhiệt độ để đo nhiệt độ FPGA.
2.1.3 Sơ đồ khối của board DE3
Hình 2.1-4 minh họa sơ đồ khối của board DE3. Để cung cấp tính linh hoạt tối đa cho
người sử dụng, tất cả các thành phần chính được kết nối với các thiết bị Stratix III
FPGA. Do đó, người dùng có thể cấu hình FPGA để thực hiện bất kỳ thiết kế hệ
thống nào.

SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

6

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

Hình 2.1-4: Sơ đồ khối của board DE3
Stratix III FPGA:

EP3SL340:
- 338.000 phần tử logic (LEs).
- 18,381K tổng bộ nhớ Kbits.
- 526 18x18-bit đa khối.

- 12 phase-locked-loops (PLLs).
SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

7

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

EP3SL260 :
- 254,400 phần tử logic (LEs).
- 16,282K tổng bộ nhớ Kbits.
- 768 18x18-bit đa khối.

- 12 phase-locked-loops (PLLs).
EP3SL150 :
- 142,000 phần tử logic (LEs).
- 6,390K tổng bộ nhớ Kbits.
- 384 18x18-bit đa khối.

- 8 phase-locked-loops (PLLs).
Cấu hình thiết bị nối tiếp và mạch USB Blaster:

- EPCS128/EPCS64 thiết bị cấu hình nối tiếp của Altera.

- Trên Board USB Blaster cho lập trình và người sử dụng kiểm soát API.
- Hỗ trợ chế độ JTAG.
Ổ cắm DDR2 SO-DIMM:
- Dung lượng tối đa 4GB.

- Chia sẻ cùng dây bus I/O với đầu nối HSTC B.
Ổ cắm thẻ SD:
- Cung cấp SPI và chế độ SD 1-bit để truy cập thẻ SD.
Công tắc nút ấn :
- Sáu công tắc nút ấn :
 Một công tắc thiết lập lại CPU.
 Một công tắc cấu hình lại FPGA.
 Bốn đầu vào định nghĩa người dùng.
- Bị trả về bởi 1 mạch Schmitt trigger.

- Thường cao; tạo ra một xung hoạt động thấp khi công tắc được ấn.
Công tắc trượt:
- Bốn công tắc trượt cho đầu vào đinh nghĩa người dùng.

- Khi công tắc đặt ở vị trí DOWN hoặc UP, nó gây ra logic 0 hoặc 1.
Đầu vào xung clock:
SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

8

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

- Một máy dao động 50MHz.

- Một đầu nối SMA cho đầu ra xung clock PLL.

- Một đầu nối SMA cho đầu vào xung clock bên ngoài.
Bộ điều khiển USB Host/Slave:
- Hỗ trợ truyền dữ liệu ở tốc độ cao, toàn tốc và tốc độ thấp.
- Hỗ trợ cả USB host và device.

- Ba cổng USB (một loại mini-AB cho host/device và hai loại A cho máy
chủ).
- Hỗ trợ Nios II với driver Terasic.

- Hỗ trợ chương trình I/O (PIO) và bộ nhớ truy cập trực tiếp (DMA).
Đầu nối Terasic tốc độ cao 180 chân với 8 header mở rộng:
- Bốn đầu nối đực và bốn đầu nối cái tương ứng mặt trên và mặt dưới
board DE3.
- 240 cặp LVDS của người dùng định nghĩa chân I/O.

- Cấu hình I/O điện thế khoảng 3.3V, 2.5V, 1.8V và 1.5V.
Hai header mở rộng 40 chân:
- 72 chân I/O FPGA cũng như 8 đường dây nguồn và mass được đưa ra
ngoài đến 2 đầu nối mở rộng 40 chân.
- Header 40 chân được thiết kế để chấp nhận một cáp băng tiêu chuẩn 40
chân sử dụng cho các ổ đĩa cứng IDE.
- Chia sẻ cùng chân I/O với đầu nối HSTC A.

2.2 SỬ DỤNG BOARD DE3
2.2.1 Cấu hình FPGA và chuỗi JTAG
Cấu hình FPGA: Board DE3 cho phép người dùng lập trình thiết bị FPGA sử
dụng cáp USB và người lập trình Quartus ở chế độ JTAG. Cấu hình hiện tại sẽ
bị mất khi nguồn bị tắt. Để có được cấu hình FPGA, ta thực hiện các bước sau
đây:
- Nguồn được cung cấp đến board DE3.

- Kết nối cáp USB đến cổng USB Blaster của board DE3.

- FPGA có thể được lập trình do người lập trình Quartus II bởi lựa chọn
một cấu hình tập tin chuỗi bit với tên tập tin mở rộng là .sof.
SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

9

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

Hình 2.2-1: Cấu hình FPGA
Sơ lược về JTAG:
JTAG được chuẩn hóa như IEEE 1149.1, nó phục vụ cho việc test PCB, giúp giải
quyết những khó khăn về các lỗi trong điện tử như : Kiểm tra các mối tiếp xúc giữa
chíp và PCB. Các chíp hiện đại hầu như đều có tích hợp JTAG bên trong, điển hình
như FPGA.
JTAG sử dụng 4 chân bắt buộc là TDI, TDO, TMS, TCK và một chân tùy chọn

TRST:
- TDI: Kiểm tra dữ liệu ngõ vào.
- TDO: Kiểm tra dữ liệu ngõ ra.

- TMS: Kiểm tra lựa chọn mô hình.
- TCK: Kiểm tra xung Clock.

- TRST: Kiểm tra ngõ vào reset.
Thiết lập chuỗi JTAG trên board DE3: Nếu board DE3 được sử dụng mà không có
kết nối board khác và tất cả các vị trí trong SW6 được chuyển sang OFF, thì các tín
hiệu giao diện JTAG của tất cả các đầu nối HSTC được bỏ qua.
SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

10

GVHD: ThS. Trương Phong Tuyên

Luận văn tốt nghiệp

Đại học Cần Thơ

Máy
tính

Mạch USB Blaster

SW6

HSTC D

TDI

OFF

HSTC A

TDO
Stratix III

HSTC C

TDO

TDI

HSTC B

Hình 2.2-2: Chuỗi JTAG cho board DE3
2.2.2 Giao diện ngƣời dùng I/O
Công tắc ấn:
BUTTON0
K1
BUTTON1

K2

BUTTON2

M4

BUTTON3

Altera DE3
Stratix III

M3

Hình 2.2-3: Sự kết nối giữa công tắc ấn và Stratix III
Board DE3 cung cấp một là công tắc khởi động lại CPU và một là công tắc cấu hình
lại. Nút ấn cấu hình lại được sử dụng để buộc khởi động lại FPGA từ thiết bị cấu hình
nối tiếp.
Nút ấn thiết lập lại CPU là một đầu vào đến thiết bị Stratix III. Nó được coi là các tín
hiệu thiết lập lại tổng thể cho thiết kế FPGA nạp vào thiết bị Stratix III.
Mỗi nút ấn cung cấp logic mức cao (3.3v) hoặc logic mức thấp (0v) khi nó không ấn
hoặc được ấn.
Các công tắc trượt và công tắc DIP:
SVTH: Phạm Thị Hải Quyên, Hồng Thị Hạnh

11

GVHD: ThS. Trương Phong Tuyên

khảo sát và thực hiện một số ứng dụng với board altera fpga de3

Trích đoạn

Tài liệu liên quan

Tài liệu bạn tìm kiếm đã sẵn sàng tải về