nghiên cứu về vi điện tử số

Vi điện tử số
I. Phân loại các thông số cơ bản của mạch tổ hợp logic lỡng cực
Nói chung các mạch tổ hợp đợc chia ra làm hai nhóm lớn: Nhóm các mạch
tổ hợp tuyến tính (hay còn gọi là mạch tổ hợp tơng tự, mạch tổ hợp analog) và
nhóm các tổ hợp số mà không phụ thuộc vào các đặc điểm công nghệ chế tạo hoặc
quá trình thiết kế. Mạch tổ hợp số dùng tranzito lỡng cực, còn mạch tổ hợp số dùng
tranzito MOS gọi là mạch tổ hợp MOS. Để thuận tiện, trong chơng này mạch tổ
hợp số lỡng cực sẽ đợc gọi là mạch tổ hợp số hay mạch tổ hợp logic.
Mạch tổ hợp số là mạch tổ hợp dùng để thực hiện các toán tử logic (vì thế
chúng cũng còn đợc gọi là mạch tổ hợp logic), chúng dựa trên việc sử dụng một
hay nhiều phần tử của mạch tổ hợp làm việc ở hai trạng thái khác xa nhau.
Trong kỹ thuật, các mạch tổ hợp số đợc phân loại theo các tiêu chuẩn sau:
1. Tuỳ theo dạng tín hiệu phải thực hiện, các mạch tổ hợp số lại đợc chia ra
làm ba nhóm lớn sau:
- Mạch logic xung
- Mạch logic thế
- Mạch logic xung - thế
Trong tất các loại mạch logic nói trên, mạch logic thế đợc sử dụng rộng rãi
hơn cả. Nguyên nhân bởi vì khi chế tạo các mạch logic này dù mạch có phức tạp
đến đâu cũng ít khi phải sử dụng đến các phần tử mà thực tế kỹ thuật vi điện tử lỡng cực cha giải quyết đợc. Trong giới hạn của chơng này chúng ta sẽ chỉ xét đến
các phần tử logic thế.
2. Tuỳ theo các toàn từ logic phải thực hiện, các mạch tổ hợp số lại đợc chia
ra làm hai nhóm chính sau:
- Nhóm các phần tử thực hiện một mức logic: Đó là các phần tử logic đơn
giản nhất, thực hiện các toán tử logic Và, hoặc, không, và - không,
hoặc - không, hoặc - không gọi là các mạch tổ hợp logic cơ bản.
- Nhóm các phần tử thực hiện hai mức logic: Đó là các phần tử logic thực
hiện các toán tử logic phức tap hơn nh và - hoặc, hoặc - và, không - và hoặc.... Trong chơng này chúng ta chỉ nghiên cứu các phần tử logic cơ bản mà
thôi.
Trong các sơ đồ điện, các phần tử logic đợc ký hiệu nh sau (Hình 1).
Các phần tử logic đợc ký hiệu bởi một hình chữ nhật. Đầu vào đợc quy định

ở bên trái, đầu ra ở bên phải của hình chữ nhật. Toán tử logic mà phần tử logic phải
thực hiện đợc ký hiệu ở phần trên của hình chữ nhất. Toán tử logic Hoặc đợc ký
hiệu số 1; và - &; trigơ - T, còn phần tử đảo không đợc ký hiệu bằng một hình
tròn ở đầu ra.
Các mạch logic thờng đợc đánh giá và xác định bởi các thông số đặc trng
khả năng phối hợp giữa các mạch logic trong cả thiết bị điện tử. Các thông số này
thờng đợc xác định nh sau:
1. Khả năng chịu tải (hay hệ số phân nhánh ở đầu ra) (ký hiệu là n); Thông
số này đặc trng một số cực đạ các mạch logic cùng họ có thể đồng thời mắc vào
đầu ra mà không làm ảnh hởng gì đến tín hiệu mà mạch logic phải thực hiện. Khả
năng chịu tải của mạch logic cũng gọi là hệ số phân nhánh ở đầu ra và ký hiệu
bằng một số n nguyên dơng. Nếu số n càng lớn, có nghĩa là khả năng sử dụng của
mạch logic càng lớn và cần càng ít số mạch logic để lắp ráp một thiết bị điện tử nào
đó. Tuy nhiên, số n không phải lớn bao nhiều cũng đợc, bởi vì số n càng lớn thì các
thông số đặc trng khác của mạch logic (chủ yếu là độ ổn định nhiễu, thời gian
trung bình trễ của tín hiệu...) bị xấu đi. Chính vì vậy, trong thành phần của các

1


Vi điện tử số
mạch tổ hợp logic cùng họ thờng có nhiều phần tử logic với hệ số n khác nhau.
Thông thờng hệ số n có giá trị n = 4 ữ 25.
1
1
&
x1
x1
y
x

y
y
x2
x2
a.)
x=x=y
x1
x2

c.)
y=x1+x2

b.)
y=x1.x2

&

x1
y

1

x2

x1
y

x2

T

y1
y2

d.)
g.)
e.)
y=x1+x
Hình Iy=x
-1:1.x
a)2 Không; b) Và; c) Hoặc;
d)2 Và-Không; e) Hoặc; g) Trigơ.
2. Hệ số kết hợp ở đầu vào (ký hiệu là m): Hệ số kết hợp ở đầu vào đặc trng một số cực đại các đầu vào logic của một phần tử logic. Hệ số m càng lớn thì
càng làm tăng khả năng logic của mạch logic do tăng khả năng thực hiện một hàm
số logic với nhiều biến số đối với một phần tử logic. Tuy nhiên khi tăng hệ số n,
những thông số đặc trng khác của phần tử logic cũng bị xấu đi ví dụ nh tốc độ tác
động của mạch, độ ổn định nhiễu...) Cần chú ý rằng những phần tử logic khác nhau
có hệ số m khác nhau.
Ví dụ: mvà = 2 ữ 6;
mhoặc = 2 ữ 4
3. Thời gian trung bình trễ của tín hiệu (t ttb): Đây là thông số thông dụng
nhất để đánh giá mạch logic. Thời gian trung bình trễ hoặc đặc trng cho tốc độ tác
động (hay tác động nhanh) của mạch logic. Đó là thời gian trung bình của tín hiệu
đi qua một hệ thống logic của một thiết bị. Nếu thiết bị cấu tạo từ n mạch logic thì
thời gian của tín hiệu đi qua toàn bộ mạch của thiết bị đợc xác định nh sau:
TN =

N + N
tt + tt
2

2

(I-1)

Với t +t và t t là thời gian trễ của tín hiệu khi đóng và ngắt một mạch logic.
Nh vậy, theo định nghĩa của thời gian trung bình trễ của tín hiệu, chúng ta có:
tttb =

TN
N

(I-2)

tttb =

tt + tt
2

(I-3)

Và:

Thời gian trung bình trễ của tín hiệu tttb phụ thuộc chủ yếu vào chế độ làm
việc của tranzito sử dụng trong mạch logic và vào loại tranzito mà ta sử dụng.
4. Độ ổn định nhiễu (Un): Thông số này đặc trng cho khả năng làm việc của
mạch logic (mạch làm việc riêng rẽ hay đã kết hợp với các mạch logic khác d ới tác
dụng của nhiễu cho phép.
Độ ổn định nhiễu của mạch logic đợc xác định và phụ thuộc vào loại mạch
logic, vào chế độ làm việc của tranzito trong mạch, vào điện áp của nguồn nuôi.
2

Vi điện tử số
Đây là một thông số sử dụng rất thuận tiện để so sánh hay đánh giá các loại mạch
logic.
5. Công suất tiêu thụ của mạch logic (P): Công suất tiêu thụ của mạch
logic đợc xác định bằng công thức sau:
P=

j= n



(I-4)

E jI j

j=1

Với Ej là điện áp của nguồn nuôi j; Ij là dòng ra của mạch logic j.
Cần lu ý rằng, công suất tiêu thụ của mạch logic trong một thời điểm bất kỳ
nào không phải là cố định mà phụ thuộc vào trạng thái logic, loại logic và thay đổi
khi đóng ngắt mạch. Chình vì vậy ngời ta không sử dụng công suất tức thời mà sử
dụng công suất tiêu thụ trung bình trong một khoảng thời gian nào đó đủ lớn. Công
suất tiêu thụ trung bình này đợc tính bằng công thức sau:
Ptb =

(

1 +

P + P
2

)

(I-5)

ở đây P+ là công suất tiêu thụ của mạch ở trạng thái đóng còn P - là công
suất tiêu thụ của mạch ở trạng thái mở
Tuỳ theo công suất tiêu thụ, các mạch tổ hợp logic đợc chia thành các nhóm
sau:
- Loại công suất (25 mW < Ptb < 250 mW)
- Loại công suất trung bình (3 mW < Ptb < 25mW)
- Loại công suất thấp (0,3 mW < Ptb < 3 mW)
- Loại công suất rất thấp (1 àW < Ptb < 300 àW)
- Loại siêu công suất siêu thấp (Ptb < 1 àW)
II. Các phần tử cơ bản của mạch logic
Nh đã nói trong hình I - 1, tuỳ theo dạng tín hiệu đợc mã hoá các phần tử
logic đợc chia là các phần tử thế, xung và xung - thế. Nếu các tín hiệu là xung thì
phơng pháp mã hoá nh sau: Mức logic (1) - khi có xung, còn mức logic (0) - khi
không có xung (tơng ứng với hệ logic dơng). Trong các phần tử logic thế, các mức
logic đợc mã hoá theo những mức thế khác nhau. Đối với các phần tử xung thế thì
các tín hiệu vào vừa là xung vừa là các mức điện thế, nhng tín hiệu ra luôn luôn là
những tín hiệu xung.
Hiện nay, trong phần lớn các mạch tổ hợp logic lỡng cực, để thực hiện các
biến đổi logic ngời ta thờng dùng các phần tử logic thế. Trong chơng này, chúng ta
sẽ chỉ nghiên cứu các phần tử logic cơ bản thế.
1. Phần tử đảo thực hiện hàm logic không
Phần tử đảo là phần tử làm việc nh sau: Nếu ở đầu vào có tín Ic và đợc ký
hiệu là tr. Trong sơ đồ của phần tử đảo (hình I- 1) chúng ta nhận thấy nếu không có

điện trở tải RL mà điện áp trên bazơ của tranzito cứ tiếp tục tăng lên thì dòng I c sẽ
tiếp tục tăng lên mãi đến lúc đánh thủng tranzito. Tuy nhiên, nhờ có điện trở tải R L
dòng Ic sẽ gây nên một độ giảm điện áp VRL và RL và điện áp trên coletơ của
tranzitơ sẽ là (EC - VRL). Trong lức điện áp trên bazơ của tranzito tiếp tục tăng lên
đến khi hiệu số (EC - VRL) sẽ bằng hoặc nhỏ hơn điện áp trên bazơ của tranzito, lúc
này tranzito sẽ đứng ở ranh giới của chế độ bão hoà. Nếu tiếp tục tăng điện áp trên
bazơ của tranzito, lớp chuyển bazơ - colectơ sẽ đợc phân cực thuận và tranzito sẽ
chuyển sang chế độ bão hoà. Lúc này các hạt tải từ miền emitơ và colectơ sẽ đợc
chích vào bazơ của tranzito. Trong trờng hợp tranzito npn các hạt tải này các điện
3


Vi điện tử số
tử. ở thời điểm t3, lúc này điện áp trên bazơ giảm xuống đột ngột dới giá trị bảo
đảm cho tranzito làm việc ở chế độ bão hoà. Lúc này các hạt tải điện (các điện tử)
bị giảm trong miền bazơ sẽ bắt đầu chuyển động về phía colectơ là cực dơng. Vì
vậy, mặc dù tín hiệu đã tắt nhng dòng Ic vẫn tiếp tục đợc duy trì trong một khoảng
thời gian nào đó bởi các điện tử trớc kia tích tụ trong bazơ chuyển dời sang miền
colectơ. Rõ ràng rằng, dòng IC sẽ đợc duy trì cho đến khi nào các hạt tải này đợc
giải phóng hoàn toàn từ miền bazơ. Khoảng thời gian từ lúc mất tín hiệu t 3 đến thời
điểm dòng IC bắt đầu giảm (t3 - t4) gọi là thời gian tích tụ điện tích và ký hiệu là t S.
Các hạt tải điện, sau khi đã đi khỏi vùng bazơ chuyển dời vào vùng colectơ dòng I C
vẫn không giảm xuống đột ngột. Đó là vì các điện dung của các chuyển tiếp
colectơ của emitơ lúc này bắt đầu phóng điện. Khoảng thời gian (t 4 - t5) đợc gọi là
thời gian giảm của tín hiệu và ký hiệu là t f. Nh vậy, rõ ràng là để thực hiện việc
đóng ngắt một phần tử logic đảo phải cần một thời gian trễ khá lớn: (t 0 - t2) và (t3 t5). Trong các mạc logic, chất lợng của phần tử đảo thờng đợc đánh giá qua độ lóng
của điện áp ra khi tranzito ở chế độ ngắt và dòng I C khí tranzito ở chế độ bão hoà.
Trên H.V.3b là đặc tuyền truyền đạt của một tranzito mô tả hoạt động của tranzito
khi chuyển từ chế độ ngắt sang chế độ bão hoà và ngợc lại.
Ngoài ra, một yếu tố quan trong ảnh hởng đến chất lợng của một phần tử

đảo, đó là thời gian chuyển của tranzito từ chế độ này sang chế độ kia hay còn gọi
là thời gian chuyển mạch. Thời gian chuyển mạch của một bộ đảo đợc xác định
bằng thời gian đóng (tđóng) hay thời gian ngắt (tngắt).
2. Các mạch logic tổ hợp
Tuỳ theo cách thực hiện các hàm logic cơ bản, các mạch tổ hợp logic lỡng
cực đợc chia làm các tổ hợp sau:
a. Mạch logic tổ ghép R-C
b. Mạch logic hợp điện trở - tranzito RTL
c. Mạch logic tổ hợp tổ hợp điot - tranzito DTL
d. Mạch logic tổ hợp tranzito - tranzito TTL
e. Mạch logic tổ hợp Emitơ nối chung ECL
3. mạch logic tổ hợp ghép R - C.
Nh trên đã biết, trong quá trình quá độ chuyển từ tắt sang thông, dòng bazơ I b
của tranzito phải lớn để làm cho tranzito thông nhanh nhng muốn dòng Ib tăng lớn
ta phải giảm nhỏ điện trở bazơ Rb.
+E
Rk
cb
P1

P2
Rb

cb

cb
T1

Pm

Rb
T2

P=P1+P2+......+Pm

Rb
Tm

Hình II-1a Mạch Hay là - Phủ định ghép R-C.
Khi giảm Rb đối với tầng trớc dòng cung cấp cho tải sẽ lớn nhng cũng hạn chế
khả năng tải n để giải quyết mâu thuẩn này ta phải mắc thêm tụ C b song song với
điện trở Rb. KHi đó ta không cần giảm R b mà ở quá trình quá độ dòng I b vẫn đảm
bảo lớn. Mạch có thể tụ Cb ta gọi là mạc ghép điện trở - điện dung, ký hiệu là
RCTL (Resitor - Capacitor Tranzito Logic). Mạch điện cơ bạn loại Hay là - Phủ
địnhcho trên hình II-2a. Tụ Cb gọi là điệm dung tăng tốc.
4


Vi điện tử số
ở chế độ tỉnh, tụ Cb không có tác dụng gì cả, vì vậy ta sẽ lấy kết quả của mạch
ghép R áp dụng cho mạch ghép R - C.
ở chế độ động, mạch ghép R - C hoàn toàn khác với mạch ghép điện trở,
chúng ta sẽ xét định tính tác dụng của tụ tăng tốc C b (việc tính chi tiết có thể tham
khảo giáo trình kỹ thuật xung ).
Ví dụ ta xét các mạch ghép liên tiếp với nhau ở hình II.1b. Khi tranzito T 1
chuyển từ trạng thái thông sang tắt trên colectơ của T1 thế sẽ chuyển từ thế
thấp(mức logic 0 ) lên thế cao ( mức logic 1). Đột biến này sẽ đợc đa vào bazơ của
tranzito T2 qua tụ Cb2 và điện trở Rb2. Trong giai đoạn quá độ này, điện trở R b2 sẽ bị
tụ Cb2 ngắt mạch, tụ Cb2 và Cv2 sẽ tạo ra phân áp điện dung lúc đó dòng I b2 sẽ tăng
nhanh và làm cho tranzito T2 thông nhanh. Tụ Cb đảm bảo cho tranzito thông

nhanh, nhng không thể chọn Cb lớn quá đợc, vì quá trình hồi phục của nó sẽ tăng
lên (khi tranzito T1 chuyển từ tắt sang thông).
E
Rk
Rb1

Rk

Rk
Cb2

Ib2

Cb1

Ck1
T1

Rb2

Ra
Ck2
Cv2

T

T

E
Rk

(II-1)

2
3
Hình II-1b
Trong trờng hợp này dòng Ib2 đợc tính bằng công thức sau đây (tính ở qúa
trình quá độ chuyển tranzito T2 từ tắt sang thông)

I b 2 mã

Trong khi đó, đối với mạch ghép điện trở, dòng Ib2 cực đại sẽ phụ thuộc vào
điện trở Rb theo công thc:
I b 2 mã =

E
R k + Rb'

(II-2)

Vì vậy đối với mạch ghép điện trở - điện dung, ngời ta thờng chọn Rb lớn hơn
R
ở đây :
R' = b
b

n

Rk nhiều mà vẫn đảm bảo khả năng tải.
Rb = (3 ữ5)Rk

(II-3)

Ek

Ek

Rk

Rk
Rb/n

Ck

nCv

Ub(t)

Ck

Cb
Rb
n

Cv

Ub(t)

5

Vi điện tử số
a.)
b.)
Hình II-2 a) Với mạch ghép điện trở; b) Với mạch ghép điện trở điện - dung.
So sánh chi tiết hơn quá trình quá độ của hai loại mạch ghép điện trở và điện
trở - điện dung. Sơ đồ tính trễ khi tranzito chuyển từ tắt sng thông của cả hai loại
mạch cho trên hình II-2.
Nh đã nói ở phần trên, điện trở Rb trong mạch ghép điện trở thờng trọn.
Rb (0,4 ữ 0,6) Rk
(II 4)
Với mạch ghép điện trở, khả năng tải n thờng lấy bằng 3 - 4, nh vậy Rb/n <<
Rk. Lúc đó thời gian trễ của mạch ghép điện trở có thể tính theo công thức.
Đối với mạch ghép điện trở - điện dung thời gian trễ đợc tính theo công thức sau:
t tr10 + 1 In

U b () U b (0)
U b () U b (t tr10 )

= 1 + In

Ek U kbh
0
E k U ng

(II
5)

ở đây:

R
1 = C k R k + nC v ( R k + b )
n
o
C b U bxy U kbh
(1 +
)
<< 1,
Cv
Ek
Bởi vì Ukbh << Ek cho nên : t tro 1 In(1 U ng ) 1
Ek

Thờng Ung /Ek << 1,
ta có biểu thức gần đúng :

t tr10 1

ở đây: Ukbh = U ra
1

t tr10 R k (C k + n

Thờng

(II
6)

U ng

Cv Cb
) In
Cv + Cb

Ek
1
0
C b U bng U kbh
1 (1 +
)
Cv
Ek

(II
7)(II
8)
nên ta sẽ đơn giản hoá biẻu thức (II 7).

0

C v U bng U kbh
Ek
t = R k (nC v + C k )(1 +
)
Cb
Ek

10
So sánh hai 640
biểu thức (II- 6) và (II - 8) ta thấy

640 rằng t tr nói riêng và thời gian
trễ nói chung
của mạch ghép điện trở phụ thuộc vào điện
Q
Q trở R b. Khi tăng Rb thì
A
10
tr

thời gian trễ sẽ tăng nên để đảm bảo tác động nhanh thờng trọn Rb theo điều kiện
(II - 4). Còn đối với mạch ghép điện trở - điện dung, thời gian trễ không phụ thuộc
vào
chọn lớn, theo điều kiện (II - 4) để nângS cao khả năng tải
R Rb, do đó Rb có thể 450
450 T
T4 450
mà vẫn450
đảm Tbảo tácTđộng nhanh.
3
2
1
b
a
Q
Ngời
ta có thể xây dựng trigơ dựa trên cơ sở các mạch
đãRnói ở trên hình II-3.
a RS xây
Chúng ta sét nguyên lý hoạt động trigơ ở hình II-3a. Trigơ này là loại trigơ
dựng trên hai phân tử Hay là - Phủ định. Nó có hai đầu

Ek ra Q và Q, tơng ứng với
Q
hai trạng thái 1 và 0 của trigơ, và hai đầu vào R và S.
b
S
c)
Q
Q
S

R
a

b

6


Vi điện tử số

a)

b)
Hình II-3 a) Dùng mạch ghép điện trở; b) Dùng mạch ghép điện trở - điện
dùng; c) Sơ đồ logic.
Mạch trigơ này sẽ làm việc với logic dơng, tức là mức logic 0 ứng với thế đất.
Khi đầu vào R ở mức tiền logic 1, tranzito T 1 sẽ thông do tiếp xúc e -b của nó đợc
phân cực thuận thế trên colectơ của T1 tụt xuống bằng thế đất (trong trờng hợp lý tởng). Thế này đợc đa vào bazơ của tranzito T3 làm tranzito T3 tắt, colectơ của T3 sẽ
tăng lên thế dơng cao, thế này lại đa vào bazơ của tranzito T2 làm T2 thông, và thế ở
điểm A bằng thế đất. Khi đó đầu S ở mức logic 0, tranzito T 4 tắt, (chú ý với loại

mạch logic RCTL này, khi các đầu vào để lửng không tác động gì vào cả, mạch sẽ
tơng ứng với mức logic 0, nhng dễ bị tác động của nhiều ngời, vì vậy khi không
dùng các đầu vào, ngời ta phải nối chúng xuống đất để tăng tính chống nhiễu). Khi
đó Q 1và Q = 0 trigơ ở trạng thái 0. Ngợc lại R = 0, S = 1 phân tích tơng tự, trigơ
sẽ có trạng thái 1. Nh vậy, hai tranzito T1 vàT4 làm nhiệm vụ nhận tín hiệu ở ngoài
đa vào để kích cho trigơ chuyển biến trạng thái, còn hai tranzito T 2 và T3 làm nhiệm
vụ của bản thân trigơ, tứclà nhớ tin tức. Các giá trị linh kiện ghi trên sơ đồ là giá trị
của seri 902 do hảng Fairchild (Mỹ) chế tạo.
+ Nhận xét đặc điểm các phần tử.
- Khả năng tải n: Đối với mạch ghép trực tiếp, khả năng tải nhỏ; thờng n 3,
vì dòng cung cấp cho tải của mạch loại này lớn. Do không có điện trở R b nên dòng
Ibbh, (dòng bazơ bảo hoà) lớn, dẫn đến dòng qua điện trở R k (Irk) cũng phải lớn, nh
thế sẽ làm giảm mức logic trên colectơ của tranzito ra ở tầng trớc, do đó số tải
không thể lớn đợc. Hơn nữa vì đặc tuyến vào Ib = f (Ub) không đồng nhất (o các yếu
tố công nghệ chế tạo và ảnh hởng nhiệt độ) nên dòng Ibbh lại lớn hơn mức cần thiết.
Đối với mạch ghép điện trở, khả năng tải sẽ lớn hơn, n 5, do có điện trở Rb.
- Hệ số đầu vào m: Hệ số đầu vào đối với các loại mạch trên không thể lớn đợc, thờng m 6, vì khi tăng m sẽ làm tăng số tranzito là phần tử phức tạp nhất của
sơ đồ, hơn nữa khi số tranzito tăng điện dung ký sinh ra tổng tăng (vì lúc đó diện
tích tiếp xúc của colectơ với đế tăng lên) làm tăng thời gian trễ làm giảm tác động
nhanh của mạch.
- Tác động nhanh : Đối với mạch ghép trực tiếp tác động nhanh khá nhỏ do
bảo hoà sâu tranzito thông, nên thời gian phân tán các hạt dẫn không cơ bản ở vùng
bazơ sẽ lớn, thờng ttrtb cỡ hàng chục nano giây. Với mạch ghép điện trở tác động
nhanh cũng bị giảm do dòng vào nhỏ (đã phân tích ở trên). Để khắc phục nhợc
điểm dủa hai lọại mạch trên ta dùng mạch ghép điện trở - điện dung.
- Độ ổn định nhiễu : Mạch ghep trực tiếp có độ ổn định nhiễu lớn đối với
nhiễu tắt (nhờ bảo hoà sâu tranzito) và nhỏ đối với nhiễu thông. Đối với mạch ghép
7

Vi điện tử số
điện trở và điện trở - điện dung độ ổn định nhiễu đối với nhiễu tắt sẽ nhỏ hơn, nhng
đối với nhiễu sẽ lớn hơn.
- Công suất tiêu thụ : Công suất tiêu thụ của các mạch trên nhỏ. Khi dùng
nguồn thấp (Ek = 3V) công suất trung bình cỡ 4 ữ 15mW.
4. Mạch logic tổ hợp điện trở - tranzito RTL
Đây là một trong các mạch logic tổ hợp đợc phát triển từ rất lâu và có những
ứng ụng rất rộng rãi. Họ RTL cũng làm một trong những mạch logic tổ hợp đầu
tiên đợc chế tạo dới dạng tổ hợp. Hình II-4 là sơ đồ nguyên lý của một phần tử
logic RTL với ba đầu vào logic.
+Ec=3V
450
Vào

A
B
C

650

450

Ra

1
F

450

F=A+B+C

Hình II - 4
Sơ đồ hình II- 4 thực hiện toán tử logic Hoặc - không, trong đó các điện
trở thực hiện toán tử Hoặc, còn tranzito là phần tử đảo thực hiện toán tử logic
KHÔNG.
Hinh II - 5 là đặc tuyến truyền đạt của mạch logic tổ hợp RTL (Hình II- 4)
Đặc tuyền truyền đạt của một phần tử logic là sự phụ thuộc của điện áp ra V 0
vào điện áp vào Vi với các hệ số phân nhánh ở đầu ra khác nhau. Qua đặc tuyền
truyền đạt ngời ta có thể đánh giá đợc khả năng làm việc của các u khuyết điểm
của phần tử logic đang xét.
Giả sử rằng, bây giờ không có tín hiệu ở cả ba đầu vào A, B, C lúc này
tranzito đứng ở trạng thái ngắt. Bỏ qua dòng ngợc của tranzito, mạch hình II - 4 coi
nh bị hở. Nếu ở đầu ra không có tải thì điện áp ra sẽ bằng điện áp nguồn V 0 = EC =
3V. Bây giờ giả sử rằng phần tử logic RTL sẽ làm việc với tải, ví dụ cũng một mạch
RTL khác. Lúc này tranzito T2 sẽ làm việc ở chế độ bão hoà bởi vì điện áp vào bazơ
của T2 sẽ là dờng và đủ lớn (Hình II - 6). Nh vậy điện áp ra V0 của một phần tử
logic RTL khi có tải sẽ là:
V0
2.0
1.65

Dự trữ độ ổn định nhiễu ở mức
cao

1.5
1.14
1.0
0.98

n=1
n=3

n=5

0.5
VCE
bão hoà 0.1
0 0.1

0.5

Dự trữ độ ổn định
nhiễu ở mức thấp

0.9 1 1.14 1.5 1.65 2.0

Vi

8


Vi điện tử số
Hình II - 5
V0 =
V0 =

EC VBE
.Ri + VBE
RL + Ri

(II - 9)

3 0,7
.450 + 0,7 = 1,65V (n = 1)
640 + 450
+Ec=3V
Ri 650

Vào

450

T1

Ri

450

Vra

Ri
VBE

Hình II - 6
Nếu n = 3, điện áp ra V0 sẽ là
V0 =

T2

3 0,7
. 150 + 0,7 = 1,14V ( n = 3)
64 + 150

Và n = 5 thì
V0 =

3 0,7
90 + 0,7 = 0,98V (n = 5)
640 + 90

Nh vạy, trong mạch logic tổ hợp RTL, khi tranzito đứng ở trạng thái ngắt nếu
tải càng lớn (n càng lớn) thì điện áp ra càng nhỏ. Hãy xem xét lại hình II - 4, khi
điện áp vào ở mức thấp (hay bằng không) điện áp ra sẽ ở mức cao và không có
dòng điện chạy qua tải. Nếu điện áp ở một trong các đầu vào A, B, C tăng lên
khoảng Vi = 0,7 thì tranzito bắt đầu chuyển sang chế độ bão hoà và điên áp ra bắt
đầu giảm đột ngột đến giá trị bão hoà của V CE (VCEbhoà 0,1V0. Nếu điện áp ở đầu
vào có các giá trị lớn hơn 0,9V thì điện áp ra vẫn có giá trị V 0 = VCEbhoà (xem hình
II - 5). Từ đồ thị hình V.5 có thể thấy rằng nếu n = 1 thì điện áp sẽ biến thiên tử V 0
= 0,1 đến giá trị V0 = 1,65 V và n = 3 từ 0,1 đến 1,14V; n = 5 từ 0,1V đến 0,98B.
Bây giờ nếu điện áp ở đầu là là rất nhỏ (V i 0,1) thì điện áp ra sẽ là V0 1,65V.
Nếu vì một nguyên nhân nào đó ở đầu vào xuất hiện thêm một tín hiệu phụ (ví dụ
một xung nhiễu có biên độ là 0,5V) thì phân tử logic sẽ có xu hởng chuyển điện áp
ra từ mức cao xuống mức thấp. Hay nói cách khác, phần tử logic không nhạy với
nhiễu có biên độ nhỏ hơn 0,5V hay là ở mức cao, phần tử logic có dự trữ độ ổn
định nhiều là 0,5V. Điều này cũng xảy ra tơng tự nh trờng hợp n = 3 và n = 5. Nh
vậy, dự trữ độ ổn định nhiễu của các mạch logic tổ hợp RTL ở mức cao không phụ
thuộc vào hệ số phân nhánh ở đầu ra (xem hình II-5).
Giả sử rằng, ở đầu vào của mạch logic bây giờ đặt một điện áp là V i = 1,65V.
Nh trong trờng hợp n = 1, để cho mạch logic bắt đầu chuyển điện áp từ mức thấp
lên mức cao phải có một xung âm có biên độ 0,75V (1,65V - 0,9V = 0,75V).
Nếu bây giờ ở đầu vào của mạch logic đặt điện áp V i = 1,14 (n = 3) thì để
thay đổi trạng thái của mạch logic phải cần một xung âm có biên độ 0,24V. Còn

nếu n = 5 thì chỉ cần một xung âm có biên độ 0,08V.
Nh vậy, khi phần tử logic RTL đang đứng ở mức điện áp thấp, độ nhạy của
mạch đối với các tín hiệu nhiễu sẽ phụ thuộc vào hệ số phân nhánh đầu ra. Trong
trờng hợp điểm làm việc đã tiến gần đến khoảng chuyển tiếp giữa hai trạng thái thì
9


Vi điện tử số
mạch rất không bền vững dới tác độn của các xung nhiễu. Mạch logic tổ hợp RTL
là loại mạch logic đơn giản, dễ chế tạo dới dạng các mạch tổ hợp, chúng cũng dễ
dàng thay đổi công suất bằng cách thay đổi giá trị các điện trở ở đầu vào. Tuy vậy,
họ RTL cũng có nhiều nhợc điểm nh có hệ số phân nhanh ở đầu ra thấp (n 3), hệ
số kết hợp ở đầu vào nhỏ (m 3) và tốc độ tác động nhanh của mạch còn bị hạn
chế (tttb > 2 às).
5. Mạch logic tổ hợp điot - tranzito DTL
Trong nhiều trờng hợp, khi cần phải tăng dữ trữ độ ổn định nhiễu và hệ số
phân nhánh ở đầu ra, ngời ta thờng sử dụng các mạch logic họ DTL. Hình II 7 là
sơ đồ nguyên lý của một mạch logic họ DTL.
Sơ đồ phần tử logic họ DTL thực hiện các toán tử logic và - KHÔNG. ở
đây các điot thực hgiện toán tử Và còn tranzito thực hiện toán tử và còn
tranzito thực hiện toán tử KHÔNG
Phần tử logic DTL làm việc nh sau: Khi điện áp vào ở các đầu logic A hoặc B
ở mức thấp (ví dụ: Vi = VCE bão hoà = 0,1V) dòng It sẽ đi qua điot D1 (ví dụ điện áp
đầu A ở mức thấp), ở điểm a có điện thể bằng độ giảm điện áp trên D 1 hay là Va =
0,7V. Đồng thời lúc này dòng I2 sẽ đi qua các điot D3, D4 và điện thế ở điểm b sẽ
bằng độ giảm điện áp trên các Điot D 3, D4 hay là Vb = - 0,7V. Bởi vì điện thể ở
điểm b là âm và đa vào bazơ và tranzito nên tranzito sẽ làm việc ở chế độ ngắt. Nh
vậy điện áp ra V0 trên colectơ của tranzito sẽ có giá trị gần bằng điện áp nguồn E C
= 4V.
+Ec=4V

I1
A
Vào
B

D1

R1
2K

D3 D4
I2

b

R2
2k
T

R3
20k

D2

Ra

A

&
F

B
F=A.B

+Ec=2V

Giả sử bấy giờ cả hai đầu A và B của phần tử logic đều đợc đặt một điện áp ở
mức cao (ví dụ: Vi = 4V), thì các điot D1, D2 sẽ phân cực ngợc và chúng sẽ đóng.
Vì vậy lúc này chỉ còn dòng I2 qua các điot D3 và D4. ở thời điểm này, bazơ của
tranzito sẽ đợc đặt dới một điện áp dơng dù lớn để cho tranzito chuyển tử chế độ
ngắt sang chế độ bão hoà và điện áp ra của mạch logic sẽ là V 0 = VCE bão hoà. Nh vậy,
có thể thấy rằng, ở chế độ không tải, điện áp ra của mạch logic DTL sẽ biến thiên
từ VCE bão hoà đến EC.
Hình II - 8 là đặc tuyến truyền đạt của một phần tử logic họ DTL, khác với
trờng hợp các họ RTL, trong trờng hợp có tải đặc tuyến truyền đạt của mạch logic
họ DTL hầu nh không thay đổi gì. Nếu nh bây giờ tải là những mạch logic họ DTL
giống nh mạch logic DTL ban đầu (mạch điều khiển) và khi điện áp ra của mạch
điều khiển ở mức cao thì mạch mạch logic tải sẽ không đòi hỏi dòng điện nào từ
mạch điều khiển. Vì vậy, tải hầu nh không ảnh hởng gì đến mạch điều khiển. Nếu
bây giờ điện áp ra của mạch điều khiển ở mức thấp, các điot vào của mạch logic tải
sẽ phân cực thuận, chúng sẽ đòi hỏi một dòng điện nào đó từ tranzito của mạch
logic điều khiển. Sự gia tăng dòng I C của tranzito điều khiển sẽ làm tăng điện áp
VCE bão hoà của tranzito ở mạch điều khiển. Tuy vậy, sự gia tăng của V CE bão hoà cũng
không vợt quá dự trữ độ ổn định nhiễu để làm tranzito điều khiển thay đổi trạng
thái làm việc. Vì vậy, khác với các mạch logic họ RTL, các mạch logic họ DTL có
10


Vi điện tử số
mức logic và dự trữ ổn định nhiễu thực tế không phù thuộc vào hệ số phân nhánh ở

đầu ra. Hình II - 8 đã thể hiện rõ rệt u điểm này.

Vo, V
Dự trữ độ ổn định nhiễu ở mức
cao

4.0
3.0
2.0

Dự trữ độ ổn định
nhiễu ở mức thấp

0.1

n=5
n=1

II - 8
1.0 Hình2.0

0

3.0

4.0

Vi , V

Những biến dạng của mạch logic tổ hợp DTL.

Sơ đồ hình II - 7 đợc coi nh sơ đồ nguyên lý cho các phần tử logic họ DTL.
Tuy vậy, do phải sử dụng hai nguồn điện độc lập loại sơ đồ này gặp nhiều khó khăn
trong sử dụng. Trong nhiều trờng hợp thực tế ngời ta có thể biến đổi sơ đồ hình II 7. Trên hình II-9 là một biến dạng của sơ đồ nguyên lý hình II-7.
+Ec
6k

1.75k

Ra

2k

A
Vào
B

T1
D4

D1

T2

5k

D2

Hình II - 9
Trong biến dạng này điot D3 đợc thay bằng tranzito T1 lắp theo kiểu lặp lại
emitơ nhờ đó có thể cung cấp dòng lớn cho tranzito điều khiển T 2 và tăng khả năng

chịu tải của cả sơ đồ.
Mặt khác, nhờ có tranzito T1, chúng ta có thể sử dụng+Eđiện
trở 5k.
=15V
c
3k
15k
12k

A
Vào
B

1.5k

D1
D2

T1

Ra
T2
5k

D3

11


Vi điện tử số

Hình II - 10
thay cho điện trở 20k để giải thoát các điện tích tập trung trong bazơ của tranzito T 2
và giảm thời gian chuyển mạch của phần tử.
Trên hình II - 10 là một biến dạng khác của mạch logic tổ hợp DTL. Đây là
một loại phần tử logic có độ ổn định nhiễu rất cao.
Sự khác nhau giữa sơ đồ hình II -9 và hình II -10 là ở vị trí của điốt D 4 thay
bằng một điốt Zener. So sánh hai sơ đồ có thể thấy rằng khi tranzito T 2 chuyển
trạng thái (từ trạng thái ngắt chuyển sang trạng thái bão hoà, điện thể ở điểm (a) lúc
này sẽ là: 0,7 + 0,7 + 0,7 = 2,1V. Nếu thay điốt D 4 bằng một điôt Zener có điện áp
ổn định là V2 = 6,8V thì tranzito T2 sẽ không chuyển trạng thái khi nào điện áp ở
điểm (a) cha đạt giá trị 6,8 + 1,4 = 8,2V. Nghĩa là ở các đầu vào phải có tác động
của các tín hiệu có biên độ khoảng 8,2 - 0,7 = 7,5V thì tranzito T 2 mới thay đổi
trạng thái. Vì vậy, có thể thấy rằng dự trữ độ ổn định nhiễu của mạch đợc tăng lên
đáng kể.
6. Mạch logic tổ hợp tranzito - tranzito TTL
Đây là một trong các mạch logic tổ hợp thông dụng nhất hiện nay. Mạch
logic tổ hợp TTL đợc phát triển trên cơ sở của các mạch logic tổ hợp DTL mà
chúng ta đã xem xét ở trên. Mạch này có lối vàolà một tranzito nhiều emitơ, trong
đó lớp chuyển emitơ của tranzito nhiều emitơ đóng vai trò các điốt ở đầu vào nh
trong các mạch logic tổ hợp DTL, còn chuyển tiếp colectơ đóng vai trò của các điốt
D3 hay D4 (xem hình - 7). Hiện nay có nhiều biến dạng khác nhau của mạch logic
tổ hợp TTL, tuy nhiên tất cả các biến dạng này đều có một u điểm chung là có thời
gian chuyển mạch nhỏ hơn nhiều so với các mạch logic tổ hợp DTL. H.V-11 là sơ
đồ nguyên lý của một phần tử logic họ TTL
Khi điện áp ở đầu vào ở mức thấp (thậm chí bằng không) đợc đặt vào một
trong các đầu vào logic A, B, C (hay nhiều đầu vào logic đồng thời) nghĩa là đặt
vào các emitơ của tranzito T`, lúc này chuyển tiếp bazơ-emitơ của T1 sẽ đợc phân
cực thuận bởi vì bazơ của tranzito qua R 1 đợc nối với điện áp dơng +EC khá lớn.
Qua chuyển tiếp BE sẽ có một dòng điện chạy qua, vì vậy trên bazơ của tranzito T 1

sẽ có một điện thế ~ 0,7V. Colectơ của tranzito T 1 đợc nối với đất qua các chuyển
tiếp bazơ-emitơ của các tranzito T2 và T3. ở điều kiện này đáng lẽ chuyển tiếp
colectơ-bazơ của tranzito T1 cũng đợc phân cực thuận và qua các chuyển tiếp
+Ec
R1
T1
A
Vào B
C

R3

R4
Ra

T2
R2

T3

A
B
C

&
F
F=A.B.C
12

Vi điện tử số
Hình II - 11
colectơ-bazơ của tranzito T1, chuyển tiếp bazơ-emitơ của các tranzito T2 và T3 sẽ có
dòng chạy qua. Tuy nhiên điều này đã không xảy ra, bởi vì thế để có dòng chạy qua
trên bazơ của tranzito T1 phải có một điện thế là VBET3 + VBET2 + VBCT1 2,1B. Nh
vậy, mặc dù chuyển tiếp colectơ của tranzito T1 phân cực thuận, các tranzito T2 và
T3 vẫn đứng ở chế độ ngắt và điện áp ra sẽ gần bằng điện áp nguồn +E C. Nếu bây
giờ điện áp vào đợc tăng lên đến 0,6V đợc đặt vào một trong các đầu vào logic của
mạch thì có thể thấy rằng điện áp trên bazơ của tranzito T 1 sẽ tăng lên đến giá trị là
0,7 ữ 0,6 = 1,3V. Với giá trị này điện áp trên bazơ của tranzito T1 các chuyển tiếp
bazơ-colectơ của tranzito T1, chuyển tiếp bazơ-emitơ của tranzito T2 sẽ đứng ở ranh
giới của chế độ bão hoà. Nếu điện áp vào tiếp tục đợc tăng lên trên giá trị 1,3V và
điện áp trên bazơ của tranzito T1 đạt giá trị 2,1V, tranzito T2 sẽ chuyển trạng thái và
làm việc ở chế độ bão hoà. Lúc này, điện áp rơi trên điện trở R 2 sẽ đạt giá trị là
0,6V. Giá trị điện áp này là đủ để tranzito T3 chuyển trạng thái sang chế độ bão hoà
hoàn toàn. Và lúc này điện áp ra sẽ đạt giá trị V 0 = VCEbão hoà. Bây giờ chúng ta sẽ
xem xét những đặc điểm của mạch logic họ TTL mà nhờ những đặc điểm này
chúng có những u điểm nổi bật so với các mạch logic tổ hợp khác.
Dễ dàng thấy rằng, sự khác nhau chủ yếu giữa các mạch logic họ TTL và
DTL là trong các mạch logic họ TTL đã sử dụng loại tranzito nhiều emitơ còn trong
các mạch logic họ DTL - là các điot. Ngoài u điểm của tranzito nhiều emitơ trong
kỹ thuật tổ hợp, chúng ta cần lu ý rằng tuy trong suốt quá trình làm việc tranzito T1
làm việc nh các điot nhng trong một khoảng thời gian rất ngắn lúc chuyển mạch,
tranzito T1 lại hoạt động theo đúng chức năng của một tranzito thông thờng. Thật
vậy, giả sử rằng ở đầu vào của mạch đợc đặt điện áp ở mức cao và cả hai tranzito T2
và T3 đều đứng ở chế độ bão hoà (hình II -11). Lúc này, điện áp trên bazơ của
tranzito T1 sẽ lớn hơn 2,1V còn trên bazơ của tranzito T2 là 1,4V. Tranzito T2 bây
giờ sẽ đứng ở trạng thái bão hoà và sẽ xảy ra ra qui trình tích tụ điện tích trong
vùng bazơ. Giả sử rằng, bây giờ nếu điện áp ở đầu vào của mạchgiảm đột ngột
xuống giá trị ở mức thấp, thì điện áp trên bazơ của tranzito T 1 cũng sẽ giảm xuống

đến giá trị 0,7V (điện áp đủ để phân cực thuận các chuyển tiếp bazơ-emitơ của
tranzito T1). ở thời điểm này nếu chuyển tiếp bazơ - colectơ của tranzito T1 là những
điot thông thờng thì chuyển tiếp này sẽ phân cực ngợc và tranzito T2 đột ngột
chuyển trạng thái sang trạng thái ngắt . Lúc này các hạt tải đã tích tụ trong bazơ
của tranzito T2 bắt đầu phân tán và chuyển dời về phía colectơ của tranzito T 2.
Chính vì vậy tranzito T2 sẽ không chuyển trạng thái đột ngột nh đã giả định mà tiếp
tục đứng ở trạng thái bão hoà cho đến khi nào các hạt tải trong vùng bazơ tái hợp
hết và đạt trạng thái cân bằng. Nh vậy, nhờ có các hạt tải điện đã tích tụ trong bazơ
của tranzito T2, mặc dù điện áp vào của mạch đã giảm xuống mức thấp, điện áp trên
bazơ của tranzito T1 chỉ là 0,7V, điện áp colectơ vẫn là 1,3V. Điện áp này là đủ để
tranzito T1 làm việc ở chế độ tích cực và nó cũng là nguyên nhân làm tăng dòng
colectơ Ic của tranzito T1. Dòng Ic này sẽ tham gia vào quá trình tái hợp các hạt tải
đã tích tụ trong bazơ, gia tốc quá trình này, nghĩa là nó sẽ làm sạch bazơ của
tranzito T2 nhanh hơn. Tuy nhiên mạch logic TTL nh trên hình II -11 vẫn còn những
thiếu sót cần khắc phục. Ví dụ tranzito T 3 đợc nối đến nguồn qua điện trơ R 4 (R4
6k). Nếu sơ đồ này làm việc với tải điện dung thì thời gian biến đổi tín hiệu trên tải
sẽ rất lớn, nguyên nhân là tụ điện (tải) sẽ phải tích điện qua một điện trở có trị số
lớn (R4). Hãy xét một ví dụ khi điện áp ra ở mức thấp, nghĩa là điện áp trên colectơ
của tranzito T3 cũng là điện áp trên tải điện dung sẽ là VCEbão hoà. Nếu bây giờ T3
chuyển sang trạng thái ngắt, điện áp trên cplectơ của tranzito T 3 cũng tăng lên đột
ngột đến mức điện áp cao. Tuy nhiên điện áp trên tải điện dung không tăng nhanh
lên nhanh nh vậy bởi vì tụ phải tích điện qua điện trở R 4 = 6k. Vì vậy điện áp ra
trên tải sẽ tăng lên rất chậm. Để khắc phục nhợc điểm này trong nhiều trờng hợp
ngời ta sử dụng một biến dạng của sơ đồ (hình - 11) nh trên hình II -12. Sơ đồ này
làm việc theo nguyên tắc nh sau: Khi điện áp ra ở mức thấp (cả tranzito T 2 lẫn T3
đều đứng ở vị trí bão hoà), điện áp trên colectơ của tranzito T2 nghĩa là trên bazơ
13


Vi điện tử số

của tranzito T4 sẽ là 0,9V (VBT4 = VCEbão hoà+VBET3 = 0,7 + 0,2 = 0,9V). Lúc này điện
áp trên colectơ của tranzito T3 sẽ là VBT4
R1

R3

R4
T4

T1
A
Vào B
C

T2
R2

D

Ra

T3
C

Hình II - 12
VCEbão hoàT3 = 0,9 - 0,2 = 0,7V. Tuy nhiên, do có điot D trong mạch điện áp này cha
đủ để làm cho tranzito T4 chuyển sang trạng thái bão hoà.
Bây giờ nếu điện áp ở đầu ra ở mức cao (nghĩa là các tranzito T 2và T3 đứng ở
trạng thái ngắt) khi, T2 vừa chuyển trạng thái (từ trạng thái bão hoà sang trạng thái
ngắt) điện áp trên bazơ của tranzito T4 sẽ tăng lên nhng điện áp ra cha tăng lên ngay

vì phải mất một thời gian tích điện cho tụ C vì thế tranzito T 4 sẽ đứng ở trạng thái
bão hoà sâu, lúc này điện dung C sẽ tích điện qua tranzito T 4 có điện trở là ~100
vì thế thời gian biến đổi tín hiệu trên tải sẽ giảm đi đáng kể.
Các mạch logic họ TTL có rất nhiều u điểm so với mạch logic họ DTL.
Chúng tôi có thời gian chuyển mạch rất thấp (tttb = 5 ữ 15ns), công suất tiêu thụ nhỏ
(P = 15 ữ 40 mW), điện tích tổ hợp nhỏ do sử dụng tranzito nhiều emitơ. Hiện nay
các mạch logic tổ hợp họ TTL là một trong các loại mạch phổ biến nhất. Chủ yếu
chúng đợc chế tạo dới dạng mạch bán dẫn.
7. Mạch logic tổ hợp Emitơ nối chung ECL
a. Mạch cơ bản và nguyên lý làm việc
Mạch logic emitơ nối chung ký hiệu là ECL (Emitter Coupled Logic).
Mạch có hai đầu ra thứ nhất thực hiện chức năng Hay là - Phủ định :
P1=P1+P2+P3

(II 10)
Đầu ra thứ hai thực hiện chức năng Hay:
P1=P1+P2+P3
(II 11)
Xét nguyên lý làm việc của phần tử ECL (hình II - 13): Giả sử gọi điện áp ở
mức logic thấp là Uo ở mức logic cao là U1, và giả sử Uo < Eb< U1.
Khi tất cả các đầu vào đặt mức logic thấp (logic 0), các tranzito T 1 ữ T3 tắt.
Khi đó nguồn Eb đảm bảo cho To thông ở chế độ tích cực, tồn tại dòng điện 1 eo qua
điện trở Re khi đó điện áp ở điểm A cao, tạo dòng I b1 làm thông tranzito Tral có
dòng lớn chạy qua Rcl gây sụt áp lớn tơng ứng với mức logic cao, điện áp ra Ural sẽ
ở mức logic 1. Còn ở điểm B, do tranzito T o thông, dẫn đến điện áp ở điểm B giảm,
tranzito Bra2 tắt, có dòng rất nhỏ qua Re2 gây sụt áp nhỏ tơng ứng với mức logic
thấp. Điện áp Ura2 ở mức logic 0. Khi đù chỉ một đầu vào ở mức logic cao (logic 1),
ví dụ đầu vào, T1 thông (khi thiết kế, các tham số sẽ đảm bảo tranzito T1 thông ở
14

Vi điện tử số
chế độ tích cực, tạo ra dòng điện I Re gây sụt áp Ue. Nếu chọn Ue > Eb thì tranzito sẽ
tắt, dòng Ieo = 0, nh vậy là dòng IRe đã khoá dòng 1eo, khi đó điện áp ở điểm A thấp
dòng Ib1 rất nhỏ, tranzito Tral sẽ tắt (Vẫn ở chế độ tích cực ), dòng qua điện trở R el
nhỏ, U ral ở mức logic thấp (logic). Còn ở điểm B, cho tranzito T o tắt nên dòng Ib2
lớn, tranzito Tra2 (ở chế độ tích cực), có dòng lớn qua R c2, Ura2 ở mức logic cao
(logic 1).

+Ek
Ib1
Tra1
Ie1
Ura1
P1=P1+P2+P3

A
IV1

P
Ie1 1
IRe1
Re1

P2
T1

IV2

IRe

Ek1
IV3
P3
T2

IRKe

Rk2

IKB
T3
Ie

Re
U

Ib2

T0 -Eb Ie2
IRe2
Re2

Tra2
It2
Ura2
P2=P1+P2+P3

e
Hình II 13 Phần

tử ECL

b. Chế độ tĩnh
Chúng ta sẽ xét chế độ tính ở hai trờng hợp.
Trờng hợp thứ nhất: Giả sử mức logic 0 đặt trên tất cả các đầu vào: P 1 = P2 =
P3= . Khi đó tất cả các tranzito vào T1 - T3 đều tắt. Mạch ở hình II - 13 có hai đầu
ra, chúng ta sẽ tính điện áp ra ở cả hai đầu ra đó, chúng là phủ đỉnh nhau.
Xét đầu ra thứ hai: Đầu ra này thực hiện chức năng hay là . Trong trờng hợp
này, điện áp ở đầu ra hai U ra2 ở mức thấp. Từ sơ đồ hình II - 13 ta có:
Uora2 = Uob - Ubtc
(II 12)
o
ở đây: U ra2 - điện áp đầu ra hai ở mức logic 0 (mức thấp);
UoB - điện áp ở điểm B khi điện áp ra ở mức logic 0;
Ubtc - điện áp bazơ - emitơ của Tra2 làm việc ở chế độ tích cực.
U bo = E k I rk 2 R k 2
I rk 2 = I ko I b 2
I ko = I eo =

E b U btc
Re

(II 13)

I e2
I
U ra 2
= Re 2 =
ở mức logicB0+ 1thì Bdòng
+ 1 cung

( B + 1)cấp
R e cho tải thực tế bằng không (I t2 = 0)
I b2 =

Khi Ura2
nên dòng điện Ie2 = IRe2,
Từ các phơng trình trên ta có:

U rao 2 =



E b U btc
1
Rk 2
E k U bct
1 + R k 2 /( B + 1)
Re


(II 14)
15


Vi điện tử số

1.

sau:

Thờng Rk2 < Re2, mà B >> 1 nên ta có thể bỏ qua đợc lợng RK2/ (B +1 ) Re2 <<
Do đó ta có biểu thức gần đúng sau đây:
E U btc
(II 15)
U rao 2 E k U bct b
Rk 2
Re
Để các mạch logic làm việc đúng, điện áp U ora2 << Uo, từ đó ta có điều kiện
R k 2 E k U btc U o

Rc
( E b U btc )

(II 16)

Xét đầu ra thứ nhất: Đầu ra này thực hiện chức năng hay là - phủ định, trong
trờng hợp này điện áp ở đầu ra thứ nhất phải ở mức cao(logic 1):

cực.

Rra1 U1ra1 U1
Từ sơ đồ hình II 13 ta có:
U1ra1 = U1A - Ubtc
(II 17)
ở đây Ubtc - điện áp bazơ - emitơ của tranzito Tra1 khi nó làm việc ở chế độ tích

U1a- điện áp ở điểm A khi điện áp Ura1 ở mức cao. Khi đó ta có biểu thức sau:
U1A = Ek - Ib1 Rk1
Ib1 = Ie1/(B+1)
(II 18)

Ie1 = IRe1 + It1
IRe1 = Ura1/Re1
It1 = n1Iv
ở đây Iv là dòng điện vào cực đại của tranzito 0, tranzito này là tranzito vào
của tầng sau mắc vào đầu ra 1 của T ra1 đang xét, tranzito thông khi đầu vào của nó
đặt ở mức logic cao (trờng hợp này tức là U1ra1).
Ta tính đợc dòng điện vào:
Iv =

I Re
U 1 U btc
=
( B + 1) ( B + 1) Re

(II 19)

Từ(II - 17) và (II - 18) ta có:

R k1
(U 1 U tbc ) R K 1
1
U ra
1 1 +
= E k U bt n1
( B + 1) 2 R e
( B + 1) R e1

(II 20)

Để mạch logic công tác tin cậy phải có điều kiện: U1ra1 U1 tứclà:

E k U btc n1

U 1 U btc R k1
U1
( B + 1) 2 R e

R k 1 E k U 1 U btc ( B + 1) 2

Rc
n1
U 1 U btc

(II 21)

Xét trờng hợp thứ hai: là trờng hợp khi dù chỉ một đầu vào đặt logic1.
Giả sử P1 = 1, còn P2 = P3 = 0. Khi đó tranzito T1 thông ở chế độ tích cực, còn
các tranzito T2 và T3 tắt. Dòng emitơ của tranzito T1 chạy qua điện trở Re, gây sụt áp
16


Vi điện tử số
trên điện trở Re lúc đó Ue = U1 - U btc. Điện áp Ue này sẽ làm To tắt, điện áp ở đầu
thứ hai ở mức cao, còn đầu ra thứ nhất ở mức thấp.
Xét đầu ra thứ hai: Tơng tự trờng hợp thứ nhất, ta có thể dễ dàng tìm đợc:
U ra1 2 = U B1 U ubtc
U B1 = E K I b 2 R K 2

I e2

(II 22)

I
I b2 = e2 ;
( B + 1)
= I Re 2 + I t 2

I R 2e =

U ra 2
Re 2

(II 23)
U 1 U btc
( B + 1) Re

Nh trên: thờng Rt2<<I t 2R=e2n, 2BI n>>1
= n 2 ta có:

U 1 U tbc R k 2
1
Tơng tự nh trờngUhợp
thứ nhất:
ra 2 E k U btc n 2
2
( B + 1) R e

U1ra2 U1, tức là :

R k 2 E k U 1 U btc ( B + 1) 2

Re
n2
U 1 U btc

Xét đầu ra thứ nhất : Dựa vào sơ đồ ta tính đợc:
Uora1 = UoA- Ubtc
mà:

I e1 = I Re

Với điều kiện:

(II 25)

(II 26)

IRk1 = Ie1 + Ib1 Ie1

UoA = Ek - IRk1 Rk1

Do đó:

(II 24)

U 1 U btc
=
Re

U rao 1 Ek U btc

U rao U o

U 1 U btc
Rk 1
Re

Rk1 Ek U btc U o

Re
(U 1U btc )

(II 27)

(II 28)

Dựa vào các tính toán ở trên ta sẽ trọn đợc các tham số của mạch để mạch làm
việc tin cậy.
Nh trên đã nói điện áp Eb phải thoả mãn điều kiện UO < Eb < U1, thờng để có
đặc tuyến truyền đạt đối xứng ra chọn:
(II 29)
E = 1 (U o + U 1 )

Hai đầu ra của mạch bECL2 đợc trọn sao cho hai mức loggic 0 và 1 tơng ứng nh
nhau:
U1ra1 = U1ra2 ; Uora1 = Uora2
c. Quá trình quá độ.
17


Vi điện tử số

Mạch ECL là mạch có tác động nhanh rất cao, tức là thời gian của quá trình
quá độ nhỏ, bởi vì:
- Các tranzito làm việc ở chế độ tích cực cho nên loại đợc trễ 01 do không có
sự phân tán các điện tích d trong quá trình quá độ.
- Tranzito To chuyển mạch rất nhanh.
- Các tranzito vào T1 ữ T3 cũng chuyển mạch rất nhanh, bởi vì điện áp trên
bazơ của chúng chính là điện áp lấy ra từ bộ lập lại emitơ của tầng ECL trớc mà các
phân tử ECL có chênh lệch mức logic rất nhỏ (chỉ cỡ 0,8 V), và do đó có đột biên
âm điện áp, các tranzito ra tải emitơ sẽ không tắt sẽ không tồn tải trễ.
- Các phân tử ECL có chênh lệch mức logic nhỏ, khi đó các điện trở trong
mạch không lớn, vì vậy các điện áp cung cấp khá lớn, điện phóng nạp cho các điện
năng ký sinh lớn và thời gian phóng nạp sẽ nhỏ.
d. Mạch trigơ dùng phân tử ECL
Hình II - 14 là sơ đồ trigơ khoá dòng (mạch ECL còn gọi là mạch khoá
dòng)loại R-S seri MC 302 của hãng Motorola (Mỹ).
ov

3

4
Q

5
Q

6
S1
7
S2
8

9
R1
10
R2
1

2
E=-5.2V

Hình II 14 Sơ đồ nguyên lý của trigơ R-S (MC 302).
Mạch MC 302 là loại mạch khoá dòng nên tần số làm việc của nó lớn (tần số
làm việc của tần số 302 là 30MH z) nhng chênh lệch mức logic nhỏ (0,8 ữ 1V) nên
độ ổn định nhiễu kém. Mạch MC 302 có thể tổ hợp thành bộ đếm, bộ ghi dịch...
ngoài ra có thể dùng MC 302 làm bộ dao động đa hài.
Trong các loại mạch cỡ lớn (LSI) ngời ta cũng thờng dùng các phần tử ECL
làm thiết bị nhớ.
e. Nhận xét đặc điểm của mạch ECL.
- Khả năng tải n: Khả năng tải của phần tử ECL lớn là do trở kháng của nó
nhỏ, vì có bộ tải emitơ của tranzito Tra1 và Tra2 và trở kháng vào của mạch lớn vì có
điện trở Re mạch emitơ của tranzito vào T 1 - T3 tăng khả năng tải sẽ làm tăng điện
dung ký sinh tổng, và do đó sẽ làm giảm tác động nhanh của mạc. Thờng m 5.
- Tác động nhanh: Nh đã nói, tác động nhanh của mạch ECL rất lớn, thờng ttrtb
của một phân t ECL, không lớn hơn 1 nanosec.

18


Vi điện tử số
- Độ ổn định nhiễu: Độ ổn định nhiễu của phần tử ECL, nhỏ, bởi vì chênh lệch

mức logic dơng và âm không lớn. Thờng Unh = 0,2 ữ 0,3 V.
- Công suất tiêu thụ: công suất tiêu thụ của phân tử ECL khá lớn, do thời gian
phóng nạp cho các điện dung ký sinh nhanh, nên các điện nhỏ dùng trong mạch
nhỏ. Thờng Ptb cỡ vài chục mW.
8. Một số mạch logic khác.
1. Mạch logic tổ hợp tranzito - tranzito - tranzito (T.TTL)
Mạch logic tổ hợp tranzito - tranzitot - tranzito ký hiệu là T.TTL (tranzito tranzito - logic). Mạch T.TTL là biến dạng của mạch TTL, nó sẽ thực hiện đợc chức
năng phức tạp hơn mạnh TTL. Hình II 15 là sơ đồ cơ bản của mạch T - TTL,
mạch thực hiện chức năng logic hai tầng: Phủ định, Và - Hay là.

A

T4

T1

B

Đ
P

Tne

C
D

T2

T3

T5

A
B
C
D

P
P=A.B+C.D
b)

a)

Hình II 15 Phần tử T-TTL cơ bản; a) Mạch nguyên lý; b) Ký hiệu chức năng
Thuật toán logic Và có cấm dùng tranzito (T 1 và T2) điều khiển bằng bazơ và
emitơ, còn chức năng Hay là dùng tranzito nhiều emitơ (T ne). Khi cần tăng số đầu
vào Hay là, ta chỉ cần tăng số emitơ của Tne còn số lợng Tne vẫn không đổi.
Mạch T.TTL có thể sử dụng chung với mạch TTL nên việc xây dựng các thiết
bị số sẽ dễ dàng và tiện lợi sử dụng cả hai loại mạch này. Đặc biệt là khi chế tạo
các loại sơ đồ.

A

A
B
C
D
G

B

C
D
G

P

P=A.B+C.D+G

a)
A

A
B
C
D
G

B

P

C
P=A.B+C.D+G

D
G

b)

19


Vi điện tử số

Hình II 16 Các dạng mạch T-TTL
cớ lớn (LSI), loại T - TTL sẽ cho phép ta giảm đợc số đầu vào, đầu ra.
Mạch T - TTL còn có nhiều dạng khác nữa, với các chức năng theo yêu cầu
của chúng ta, ví dụ nh các sơ đồ ở hình II - 16.
Các điốt Đ trong sơ đồ hình II - 16 có đặc tuyến giống đặc tuyến V - A của
điốt dịch Đđ trong các sơ đồ DTL, tức là nó có điện trở rất nhỏ khi dòng chạy qua
lớn và có điện trở lớn khi dòng chạy qua nhỏ.
2. Mạch logic tổ hợp phun (IIL).
Mạch logic tổ hợp phun ký hiệu là IIL (Integrted injection Logic). Mạch IIL
mới xuất hiện năm 1972 do hai hãng Philips (Hà Lan) và IRM (Đức) đồng thời
phát minh ra.
Hình II- -17 là sơ đồ cơ bản mạch III. Về mặt nguyên tắc hoạt động, nó giống nh
mạchRCTL, chỉ khác là điện trở Rk đợc thay bằng một tranzito p -n -p (Tpnp). Dòng
điện chạy trong mạch ở cả hai trạng thái 0 và 1 đều là do lỗ chống phun từ emitơ
của tranzito p -n -p. Tiếp xúc emitơ - bazơ của Tpnp luôn đợc phân cực thuận mạnh
vì emitơ của nó nối với nguồn dơng, còn bazơ của nó nối với nguồn âm, nh vậy
điện áp nguồn cung cấp cũng chính là điện áp phân cực thuận cho tiếp xúc E - b
của tranzito p -n -p. Dòng để làm thông tranzito vào của tầng sau cũng là dòng
phun của Tpnp (gọi dòng phun này là Ip). Muốn làm thông tin cậy tầng sau thì dòng
Ip phải đủ lớn. Khi số tải lớn thì dòng I p càng phải lớn. Ví dụ ở hình II - 18: Số tải
mạch 1 là hai tải ; một đầu vào của mạch 3 là một tải ). Giả sử dòng phun là I p lúc
đó dóng bazơ của mỗi tranzito vào đó sẽ là I p/ 2, để làm thông các tranzito này
dòng Ip phải đủ lớn.
+E
Tpnp

p1
p2
p3

P

T1

T2

P=p1+p2+p3

T3

P2 đồ nguyên
P3 lý của mạch IIL và ký hiệu logic của nó.
P1 II 17 Sơ
Hình
+E
Muốn dòng Ip tăng lớn ta chỉ cần tăng điện áp phân cực thuận cho tiếp xúc B
-E của Tpnp chính là điện áp +E
nguồn E. Khi chỉ cần tăng E lên khoảng 60mV thì
Mạch 2
dòng Ip sẽ tăng 10 lần.
Ip

Ip/2

Ip/2

Mạch 3
Mạch 1

20


Vi điện tử số

Vì vậy khi dùng mạch IIL, điện áp nguồn E chỉ cần cỡ 0,7 V. Khi dùng điện
áp cấp nhỏ nh vậy, thì điện dung ký sinh cũng nhỏ(vì điện dung ký sinh ở đây là
điện dung hàng rào của tiếp xúc p - n khi phân cực ngợc )nh thế tác động nhanh
của mạch sẽ đợc nâng cao mà lúc dó công xuất tiêu thụ của mạch vẫn nhỏ.
Về mặt chế tạo, mạch IIL chế tạo nhanh hơn TTL, mạch IIL mất 5 mask (mật
nạ) trong khi đó mạch TTL mất 7 mask (mạch dung tranzito trờng MOS kênh p mất
4 mask).
Mạch IIL có triển vọng lớn trong việc chế tạo mạch cỡ lớn.
-----*****-----

21


Vi điện tử số

Mục lục

I. Phân loại và các thông số cơ bản của mạch tổ hợp logic lỡng cự c 1
1. Khả năng chịu tải
2. Hệ số kết hợp ở đầu vào
3. Thời gian trung bình trễ của tín hiệu
4. Độ ổn định nhiễu

5. Công suất tiêu thụ của mạch logic
II. Các phần tử cơ bản của mạch logic
1. Phần tử đảo thực hiện hàm logic không
2. Các mạch logic tổ hợp
3. Mạch logic tổ hợp ghép R C
4. Mạch logic tổ hợp ghép Điện trở Tranzito (RTL)
5. Mạch logic tổ hợp ghép Điốt Tranzito (DTL)
6. Mạch logic tổ hợp ghép Tranzito Tranzito (TTL)
7. Mạch logic tổ hợp Emitơ nối chung (ECL)
a. Mạch cơ bản và nguyên lý làm việc
b. Chế độ tĩnh
c. Quá trình quá độ
d. Mạch trigơ dùng phần tử ECL
e. Nhận xét đặc điểm của mạch ECL.
8. Một số mạch logic khác
1. Mạch logic tổ hợp Tranzito-Tranzito-Tranzito (T.TTL)
2. Mạch logịc tổ hợp phun (IIL)

1
2
2
3
3
4
4
5
5
9
11
14

17
17
18
21
21
22
22
22
23

22