nghiên cứu và thiết kế ic chuyển mạch adc

BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
---------------------------------------

PHẠM VĂN DANH

PHẠM VĂN DANH

NGHIÊN CỨU VÀ THIẾT KẾ IC CHUYỂN MẠCH ADC

LUẬN VĂN THẠC SĨ KỸ THUẬT
KỸ THUẬT ĐIỆN TỬ

CH2011B
Hà Nội – Năm 2013

1


BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
--------------------------------------PHẠM VĂN DANH

NGHIÊN CỨU VÀ THIẾT KẾ IC CHUYỂN MẠCH ADC
CHUYÊN NGÀNH KỸ THUẬT ĐIỆN TỬ

LUẬN VĂN THẠC SĨ KỸ THUẬT
KỸ THUẬT ĐIỆN TỬ

NGƯỜI HƯỚNG DẪN KHOA HỌC: TS. PHẠM NGUYỄN THANH LOAN

Hà Nội – Năm 2013

2


MỤC LỤC
MỤC LỤC ............................................................................................................................................. I
LỜI CAM ĐOAN ............................................................................................................................... IV
DANH MỤC CÁC HÌNH VẼ .............................................................................................................. V
DANH SÁCH BẢNG BIỂU............................................................................................................. VIII
DANH SÁCH CÁC TỪ VIẾT TẮT ................................................................................................... IX
PHẦN MỞ ĐẦU ...................................................................................................................................1
Chương 1.

Lý thuyết chung .............................................................................................................2

1.1.

Hệ thống định vị toàn cầu GNSS ...........................................................................................2

1.2.

Bộ thu RF (RF receiver) ........................................................................................................4

1.3.

Công nghệ mạch tích hợp CMOS ..........................................................................................5

1.3.1.

Cấu trúc của MOSFET...................................................................................................5

1.3.2.

Các vùng làm việc của MOSFET ..................................................................................8

Chương 2.

Giới thiệu về bộ ADC ..................................................................................................10

2.1.

Thế nào là ADC? .................................................................................................................10

2.2.

Thông số bộ chuyển đổi A/D ...............................................................................................12

2.2.1.

Sai số độ lệch ...............................................................................................................12

2.2.2.

Sai số khuếch đại .........................................................................................................13

2.2.3.

Sai số kích thước bão hòa ............................................................................................14

2.2.4.

Độ phi tuyến vi phân (DNL) ........................................................................................14

2.2.5.

Tính đơn điệu ...............................................................................................................16

2.2.6.

Độ phi tuyến tích phân (INL) .......................................................................................16

2.2.7.

Tỷ số tín hiệu trên nhiễu ..............................................................................................17

2.2.8.

Tổng méo hài (THD) ...................................................................................................18

2.2.9.

Tỉ số tín hiệu trên nhiễu và biến dạng (SINAD hay SNDR) ........................................18

2.2.10.

Hiệu quả sử dung bit (ENOB)......................................................................................19

2.2.11.

Spurious Free Dynamic Range ....................................................................................19
I


2.3.

Các kiến trúc bộ ADC ..........................................................................................................19

2.3.1.

Flash ADCs ..................................................................................................................20

2.3.2.

Kiến trúc SAR ..............................................................................................................22

2.3.3.

So sánh giữa Flash ADCs và SAR ADCs [6] ..............................................................24

2.3.4.

Tối ưu kiến trúc SAR ADCs để tăng tốc độ và giảm sai bit. .......................................26

Chương 3.

Tổng quan về bộ so sánh (Comparator) .......................................................................29

3.1.

Giới thiệu .............................................................................................................................29

3.1.1.

Cấu tạo của Comparator...............................................................................................30

3.1.2.

Nguyên lý làm việc ......................................................................................................31

3.1.3.

Thông số của Comparator lý tưởng..............................................................................32

3.1.4.

Comparator Gain ..........................................................................................................33

3.1.5.

Gain Bandwidth Op-amp .............................................................................................33

3.1.6.

Tốc độ đáp ứng (Slew rate) ..........................................................................................34

3.1.7.

Hệ số nén tín hiệu kiểu chung (CMRR: Common Mode Rejection Ratio)..................35

3.1.8.

Tham số Maximum output Voltage Swing ..................................................................35

3.2.

Mạch Comparator CMOS SR Latch ....................................................................................36

3.2.1.

Cấu trúc mạch Comparator CMOS SR Latch ..............................................................36

3.2.2.

Khối tạo tín hiệu CLK đồng bộ ....................................................................................38

Chương 4.

Thiết kế và mô phỏng ..................................................................................................41

4.1.

Quá trình mô phỏng cho cấu trúc ADC dạng nối tiếp..........................................................41

4.1.1.

Yêu cầu đề bài ..............................................................................................................41

4.1.2.

Quá trình thực hiện mô phỏng cho mạch Comparator .................................................41

4.1.3.

Quá trình ghép nối các bộ comparator và các bộ MUX cho cấu trúc 4 bit flash ADC

dạng nối tiếp.................................................................................................................................53
4.2.

Thiết kế layout .....................................................................................................................60

4.2.1.

Lý thuyết cơ bản trong thiết kế layout .........................................................................60

4.2.2.

Thiết kế các sub cells ...................................................................................................64

II


4.2.3.

Ghép nối các subcell thành ADC .................................................................................66

KẾT LUẬN..........................................................................................................................................68
TÀI LIỆU THAM KHẢO ...................................................................................................................71

III

LỜI CAM ĐOAN
Trước hết, tôi xin gửi lời cảm ơn chân thành tới tập thể các thầy cô trong
Viện Điện tử viễn thông, trường Đại học Bách Khoa Hà Nội đã tạo ra một môi
trường tốt để tôi học tập và nghiên cứu. Tôi cũng xin cảm ơn các thầy cô trong
Viện Đào tạo sau đại học đã quan tâm đến khóa học này, tạo điều kiện cho các học
viên có điều kiện thuận lợi để học tập và nghiên cứu. Và đặc biệt tôi xin gửi lời
cảm ơn sâu sắc đến thầy giáo TS. Phạm Nguyễn Thanh Loan, đã tận tình hướng
dẫn và sửa chữa cho nội dung của luận văn này.
Tôi xin cam đoan rằng nội dung của luận văn này hoàn toàn do tôi tìm hiểu,
nghiên cứu và viết ra. Tất cả đều được tôi thực hiện cẩn thận, có sự góp ý và sửa
chữa của giáo viên hướng dẫn.
Tôi xin chịu trách nhiệm với tất cả nội dung trong luận văn này.

Tác giả

Phạm Văn Danh

IV


DANH MỤC CÁC HÌNH VẼ
Hình 1.1 Kiến trúc hệ thống GNSS................................................................................ 3
Hình 1.2 Sơ đồ khối bộ thu RF ...................................................................................... 4
Hình 1.3 Cấu trúc của một thiết bị MOS ....................................................................... 5
Hình 1.4 Sự kết nối chất nền ......................................................................................... 6
Hình 1.5 (a) thiết bị PMOS đơn giản, (b) PMOS bên trong n-well .............................. 7
Hình 1.6 Đặc tuyến V-A của MOSFET ......................................................................... 8
Hình 2.1 Hoạt động của bộ ADC.[2] .......................................................................... 10

Hình 2.2 Đáp ứng của bộ ADC lý tưởng.[2] ............................................................... 11
Hình 2.3 Sai số độ lệch dương.[3] .............................................................................. 13
Hình 2.4 Sai số khuếch đại dương.[3] ........................................................................ 14
Hình 2.5 Minh họa sai số kích thước bão hòa.[3] ...................................................... 14
Hình 2.6 Minh họa về độ phi tuyến vi phân.[3] .......................................................... 15
Hình 2.7 Sai từ mã ở ADC 3 bit do DNL quá lớn. [3] ................................................ 16
Hình 2.8 INL của một bộ ADC 3-bit.[3] ..................................................................... 17
Hình 2.9 Spurious Free Dynamic Range.[5] .............................................................. 19
Hình 2.10 Kiến trúc bộ ADC truyền thống [6]............................................................ 20
Hình 2.11 Lưu đồ thuật toán bộ kiến trúc ADC đề nghị ............................................. 22
Hình 2.12 Kiến trúc bộ ADC 4-bit đề nghị.[7] ........................................................... 23
Hình 2.13 Kiến trúc SAR ADCs đơn giản.[9] ............................................................. 24
Hình 2.14 Minh họa nhược điểm của SAR ADC so với Flash ADC ........................... 26
Hình 2.15 Kiến trúc SAR có khả năng đồng bộ CLK .................................................. 28
Hình 3.1 Mô hình cơ bản của bộ so sánh .................................................................... 29
Hình 3.2 Sơ đồ khối bộ so sánh. .................................................................................. 30
Hình 3.3 Đặc tuyến truyền đạt của bộ so sánh. .......................................................... 31
Hình 3.4 Các tham số của Comparator lý tưởng ........................................................ 32
Hình 3.5 Input Common-Mode Voltage ...................................................................... 33
Hình 3.6 Tham số Gain Bandwidth Op-amp ............................................................... 34
V


Hình 3.7 Tham số slew rate. ........................................................................................ 34
Hình 3.8 Tham số voltage swing ................................................................................. 35
Hình 3.9 Cấu trúc bộ so sánh CMOS SR Latch. ......................................................... 37
Hình 3.10 Cơ chế phóng xả của tụ ở M6:9 ................................................................... 38
Hình 3.11 Hình minh họa tín hiệu INV1, INV2 của khối CMOS latch ....................... 39
Hình 3.12 Kiến trúc comparator đồng bộ xung CLK .................................................. 39
Hình 3.13 Hình minh họa quá trình tạo xung CLK1 từ xung CLK0 ........................... 40

Hình 4.1 Cấu trúc bộ comparator CMOS SR latch ..................................................... 42
Hình 4.2 Quy trình thiết kế cho mạch 4 bit flash ADC dạng nối tiếp ......................... 43
Hình 4.3 Cách tính thời gian trễ của mạch ................................................................. 44
Hình 4.4 Ảnh hưởng của Vg1 tới trễ của mạch ........................................................... 45
Hình 4.5 Ảnh hưởng của kích thước (số finger) của M1 tới trễ của mạch ................. 45
Hình 4.6 Xác định số finger N2 và N3 của M2 và M3 ................................................ 46
Hình 4.7 Minh họa M4, M5 trên CMOS SR latch ....................................................... 47
Hình 4.8 Xác định N4, N5 của M4, M5 ....................................................................... 47
Hình 4.9 Xác định kích thước của từng finger N6, N7 ................................................ 48
Hình 4.10 Xác định kích thước của N8, N9 ................................................................. 49
Hình 4.11 Khối NOR2 (a) và Khối inverter (b) ........................................................... 50
Hình 4.12 Mạch nguyên lý MUX 21 (a) và kết quả mô phỏng MUX 2:1 (b) .............. 51
Hình 4.13 Sơ đồ bộ MUX 41 (a) và Kết quả mô phỏng MUX 4:1 (b) ........................ 52
Hình 4.14 Sơ đồ bộ MUX 81 (a) kết quả mô phỏng MUX 81 (b)................................ 53
Hình 4.15 Mạch nguyên lý của 4 bit flash ADC .......................................................... 54
Hình 4.16 Sử dụng xung ramp tại đầu vào ADC......................................................... 55
Hình 4.17 Tham số DNL và INL của 4 bit flash ADC dạng nối tiếp........................... 56
Hình 4.18 Kết quả dạng sóng sau khi qua bộ DAC lý tưởng ...................................... 57
Hình 4.19 Kết quả đạt được sau khi biến đổi Fourier ................................................ 58
Hình 4.20 Hình minh họa thứ tự trên dưới các layer .................................................. 61
Hình 4.21 Sơ đồ stich diagram của khối NAND3 ....................................................... 62
Hình 4.22 Mạch nguyên lý cổng login AND ba đầu vào............................................. 62
VI


Hình 4.23 Hình minh họa sơ đồ share gate khi thiết kế AND3 ................................... 63
Hình 4.24 Sơ đô thiết kế AND3 mới mỗi transistor gồm hai finger ............................ 63
Hình 4.25 Minh họa các linh kiện CMOS cơ bản ....................................................... 64
Hình 4.26 Thiết kế layout của khối comparator .......................................................... 65
Hình 4.27 Sơ đồ layout khối mux21 ............................................................................ 65

Hình 4.28 Sơ đồ layout khối ADC ............................................................................... 66

VII


DANH SÁCH BẢNG BIỂU
Bảng 2.1 Bảng tổng kết so sánh ưu và nhược điểm giữa các kiến trúc ADC ............. 25
Bảng 3.1 Bảng so sánh tham số của comparator lý tưởng và thực tế......................... 32
Bảng 3.2 Bảng trạng thái của SR latch ....................................................................... 38
Bảng 4.1 Bảng yêu cầu thiết kế cho cấu trúc 4 bit flash ADC dạng nối tiếp .............. 41
Bảng 4.2 Bảng trạng thái cho bộ MUX 2.1 ................................................................. 51
Bảng 4.3 Bảng trạng thái cho bộ MUX 4.1 ................................................................. 52
Bảng 4.4 Bảng trạng thái cho bộ MUX 81 .................................................................. 53
Bảng 4.5 Bảng các giá trị DNL và INL ....................................................................... 55
Bảng 4.6 Bảng kết quả đạt được của mạch 4 bit flash ADC dạng nối tiếp................. 58
Bảng 4.7 Bảng so sánh các kết quả với các bài báo công bố IEEE............................ 59
Bảng 4.8 so sánh hai cấu trúc 4 bit flash ADC dạng nối tiếp (Series Flash ADC) và 4
bit flash ADC truyền thống (Coventional Flash ADC) ............................................... 69

VIII


DANH SÁCH CÁC TỪ VIẾT TẮT
ADC
GNSS
GPS
RF
LNA
CMOS
MOSFET

NMOS

Analog to Digital Converter
Global Navigation Satellite
System
Global Positioning System
Radio Frequency
Low Noise Amplifier
Complementary Metal Oxide
Semiconductor
Metal oxide semiconductor

Bộ chuyển đổi tương tự - số
Hệ thống vệ tinh dẫn đường toàn
cầu
Hệ thống định vị toàn cầu
Tần số vô tuyến
Khuếch đại tạp âm thấp
Công nghệ sử dụng trongthiết kế IC

field-effect Transistor

cảm ứng.

Negative

Metal

Transistor hiệu ứng trường kênh

Oxide Transistor hiệu ứng trường loại N

Semiconductor
PMOS

Posistive

Metal

Oxide Transistor hiệu ứng trường loại P

Semiconductor
IC

Integrated Circuit

Mạch tích hợp

DNL

Differential non-linearity

Độ phi tuyến vi phân

INL

Integral Non-linearity

Độ phi tuyến tích phân

ENOB

Effective number of bits

Hiệu quả sử dụng bit

SNR

Signal to Noise Ratio

Tỷ lệ tín hiệu trên nhiễu

SFDR

Spurious Free Dynamic Range

Dãy nhiễu động

SNDR

Signal to Noise and Distortion Tỷ lệ tín hiệu trên nhiễu và suy giảm
Rate

SAR ADC

Successive Approximation

Kiến trúc ADC có quá trình lượng

Register

tử hóa nối tiếp từng bit

IX


Nghiên cứu và thiết kế IC chuyển mạch ADC

PHẦN MỞ ĐẦU
Hiện nay, vi mạch số chiếm hơn 80% thị phần của vi mạch điện tử trên thế
giới và ngày càng chiếm ưu thế hơn. Tuy nhiên, với các thiết bị điện tử thu phát hay
các thiết bị truyền năng lượng không dây thì vi mạch tương tự là một phần không thể
thiếu được. Do vậy, có thể khẳng định rằng luôn luôn có một vị trí quan trọng cho vi
mạch tương tự. Trong các vi mạch điện tử tương tự, thường gồm ba tầng chức năng:
tầng đầu vào là các vi mạch tương tự chịu trách nhiệm thu nhận tín hiệu (khuếch đại,
lọc, giải điều chế...) và chuyển đổi sang tín hiệu số để tận dụng ưu điểm xử lý không
thể thiếu của hệ thống số ở tầng thứ hai, sau đó nếu đầu ra của vi mạch là tín hiệu
tương tự (truyền tín hiệu, sóng âm...) thì ta lại cần các vi mạch tương tự ở tầng thứ ba
để chuyển đổi tín hiệu số ra tín hiệu tương tự. Khối chuyển đổi tín hiệu tương tự sang
tín hiệu số là khối ADC (Analog Digital Converter) và tương ứng ta có khối DAC
(Digital Analog Converter) để chuyển đổi tín hiệu số ra tín hiệu tương tự.
Trong luận văn này tôi tập trung nghiên cứu và thiết kế khối ADC. Quá trình
thiết kế và xây dựng kiến trúc cho bộ ADC đặt ra một số vấn đề như năng lượng tiêu
thụ, tốc độ xử lý, số bit mà bộ ADC có thể đáp ứng được và độ chính xác của nó...
Hiện nay, các thiết bị cầm tay phát triển mạnh như điện thoại di động, laptop sử dụng
nguồn năng lượng chủ yếu là pin, do vậy hiệu năng của chúng thông thường được
đánh giá bởi năng lượng tiêu thụ của thiết bị. Vì vậy, trong các nghiên cứu và thiết kế
vi mạch gần đây, việc tối ưu năng lượng luôn được chú trọng và đó cũng là một trong
những mục tiêu chính trong thiết kế khối ADC của tôi. Ngoài vấn đề về năng lượng

thì vấn đề về tốc độ cũng cần được quan tâm bởi lượng dữ liệu mà con người cần
máy móc xử lý ngày càng lớn.
Trong báo cáo này tôi sẽ trình bày quá trình thiết kế bộ ADC đáp ứng hai yêu
cầu trên là tiêu thụ năng lượng thấp và hoạt động với tốc độ cao được ứng dụng cho
bộ thu RF.

1


Nghiên cứu và thiết kế IC chuyển mạch ADC

Chương 1.
1.1.

Lý thuyết chung

Hệ thống định vị toàn cầu GNSS
Hệ thống định vị toàn cầu GPS được Navstar GPS thuộc bộ quốc phòng Mỹ

phát triển từ cuối thế kỉ 20 với chi phí trên 10 tỉ đô la với mục đích phục vụ hoạt động
quân sự. Dự án được bắt đầu từ năm 1973 và hoàn thiện vào năm 1995 tuy nhiên
1980 hệ thống đã bắt đầu được đưa vào khai thác với mục đích dân sự. GPS dần phát
triển với nhiều ứng dụng dân sự như dẫn tàu thủy, dẫn máy bay, vũ trụ, dẫn các
phương tiện giao thông trên mặt đất, xây dựng, đặc biệt lắp đặt các thiết bị trên biển
phục vụ ngành khai thác dầu khí và thủy hải sải, cảm biến từ xa... mang lại hiệu quả
thiết thực.
Các nước trong liên minh châu Âu cũng đang xây dựng hệ thống Galileo có
tính năng giống như GPS. Dự án được chấp nhận vào năm 1999, Galileo là hệ thống
độc lập và được mong đợi có tính chính xác toàn ven và liên tục hơn hệ thống định vị
ngày nay. Galileo là hệ thống được thiết kế với mục đích dân sự với tên gọi “chương

trình dân sự dưới sự kiểm soát dân sự (civil programme under civil control)”. Ngoài
ra còn có các hệ thống định vị của Nga là GLONASS, của Trung Quốc là Bắc Đẩu.
Hệ thống GNSS là hê thống bao gồm ba phân hệ: phân hệ không gian, phân hệ
điều khiển, phân hệ người dùng như hình 1.1.
Phân hệ không gian bao gồm 24 vệ tinh hoạt động trên sáu quỹ đạo cách mặt
đất xấp xỉ 20200km, chuyển động với vận tốc ổn định và quay hai vòng quỹ đạo
trong khoảng gần 24h. Thông thường có 5 vệ tinh hoạt động trong vùng của người sử
dụng ở mọi nơi trên thế giới. Trong suốt 28 năm qua có bốn thế hệ GPS được phát
triển là Block I, Block Iia, Block IIR, Block IIF. Mỗi vệ tinh có 4 đồng hồ nguyên tử
cực kì chính xác và một hệ vi xử lý để điều khiển và xử lý dữ liệu trong giới hạn của
nó. Các vệ tinh được cung cáp năng lượng bằng năng lượng mặt trời

2


Nghiên cứu và thiết kế IC chuyển mạch ADC

Phân hệ
điều khiển

Phân hệ
không gian

Phân hệ
người dùng

Hệ thống GNSS

Hình 1.1 Kiến trúc hệ thống GNSS
Phân hệ điều khiển gồm một trạm điều khiển chủ ở Colorado Springs,

Colorado cùng năm trạm giám sát (ở Colorado Springs, đảo Ascension, đảo Diego
Garcia, Hawaii và đảo Kwajalein) và ba anten mặt đất đặt rải rác trên thế giới. Ba
trạm ở Ascension, Diego Garcia và Kwajalein dùng để triển khai tuyến lên, truyền
thông tin từ mặt đất lên vệ tinh, bao gồm các dữ liệu lịch thiên văn mới, hiệu chỉnh
đồng hồ và các bản tin quảng bá khác. Chỉ có Bộ quốc ph ng Mỹ mới có trách nhiệm
với phân hệ điều khiển: bao gồm việc xây dựng, triển khai, duy trì bảo dưỡng và
giám sát hoạt động liên tục của các vệ tinh GPS.
Phân hệ người dùng bao gồm tất cả các thiết bị thu GPS trên mặt đất trên mặt
đất cho phép người dùng nhận tín hiệu phát quảng bá từ vệ tinh và tính toán thời gian,
vận tốc, tọa độ của họ một cách chính xác thông qua ít nhất 3 vệ tinh. Trong các máy
thu GPS thì một thành phần quan trọng là bộ thu RF. Ở luận văn này, tôi tập trung
thiết kế bộ chuyển đổi ADC cho bộ thu RF.

3


Nghiên cứu và thiết kế IC chuyển mạch ADC
1.2.

Bộ thu RF (RF receiver)
Hình 1.2 là sơ đồ khối hệ thống bộ thu RF. Tín hiệu vệ tinh của hệ thống GPS

được mang trên hai sóng mang là L1 (1575.42 Mhz) và L2 (1227.6 Mhz). Tín hiệu
được thu bởi anten sau khi qua bộ lọc thông dải để lấy ra dải tần của tín hiệu sau đó
được khuếch đại tín hiệu bằng bộ LNA đầu ra của bộ LNA lại tiếp tục được đưa qua
bộ lọc để loại bỏ tần số ảnh trước khi được đổi xuống trung tần bởi bộ Mixer.

Hình 1.2 Sơ đồ khối bộ thu RF
Kênh tần số được chọn lại tiếp tục được lọc rồi được đưa vào bộ giải điều chế
I/Q Demod để đạt được tín hiệu mong muốn. Trước khi tín hiệu được xử lý số để lấy

được thông tin một cách chính thức thì nó cần đưa qua bộ ADC. Bộ ADC là bộ
chuyển đổi từ tương tự sang số, với yêu cầu độ chính xác cao thì khi đưa vào xử lý số
DSP ta mới có được đúng thông tin cần thiết.
Hiện nay với sự bùng nổ của công nghệ thông tin, các thiết bị cầm tay phát
triển mạnh đặc biệt là điện thoại di động thông minh. Chúng được tích hợp nhiều tính
năng siêu việt cho phép người sử dụng truy cập các ứng dụng tiện ích một cách nhanh
chóng và hiệu quả. Trong các ứng dụng thì cần phải kể đến dịch vụ GPS giúp người
sử dụng tra bản đồ, xác định vị trí của bản thân, tìm đường ngắn nhất đi tới đích cần
đến. Tuy nhiên hạn chế lớn nhất của thiết bị cầm tay là năng lượng. Các thiết bị này
thường sử dụng pin để hoạt động vì vậy nguồn năng lượng cung cấp không lớn. Có
4


Nghiên cứu và thiết kế IC chuyển mạch ADC
hai cách khắc phục, một là nghiên cứu chế tạo ra loại pin với nguồn cấp bền bỉ hơn
đáp ứng tốt hơn cho thời gian sử dụng lâu hơn. Tuy nhiên vấn đề này vô cùng phức
tạp, một cách giải quyết khả quan hơn đó là giảm công suất của các module trong
cấu trúc của các thiết bị cầm tay này trong đó có module là bộ thu RF. Chính vì lý do
trên tôi tập trung thiết kế bộ thu RF với công suất tiêu thụ thấp. Để giải quyết bài toán
tôi đi vào thiết kế bộ ADC với công suất tiêu thụ nhỏ sử dụng công nghệ mạch tích
hợp CMOS 130nm.
1.3.

Công nghệ mạch tích hợp CMOS

1.3.1. Cấu trúc của MOSFET
Hình 1.3 chỉ ra cấu trúc cơ bản của một thiết bị MOS loại n. Chế tạo trên một
khối chất nền loại p (thường được gọi là “phần chính” hay “thân”), thiết bị bao gồm
hai miếng bán dẫn pha nhiều tạp chất loại n tạo thành cực nguồn và cực máng, một
miếng vật dẫn polysilicon (thường được gọi đơn giản là poly) hoạt động như là cực

cửa, và một lớp oxit silic mỏng để cách điện cực cửa với chất nền. Những hoạt động
hữu ích của thiết bị đều xảy ra ở vùng chất nền bên dưới lớp oxit cực cửa. Lưu ý rằng
cấu trúc này là đối xứng đối với S và D.

Hình 1.3 Cấu trúc của một thiết bị MOS
Kích thước của cực cửa dọc theo đường từ cực nguồn đến cưc máng được gọi
là chiều dài, kí hiệu là L, và chiều vuông góc với chiều dài được gọi là bề rộng, kí
hiệu là W. Vì trong suốt quá trình chế tạo lớp tiếp giáp S/D có “khuếch tán phụ”,
khoảng cách thực tế giữa nguồn và cực máng là nhỏ hơn một chút so với L. Chiều dài

5


Nghiên cứu và thiết kế IC chuyển mạch ADC
kênh hiệu dụng được biểu diễn như sau Leff = Ldrawn – 2LD, ở đây Leff là chiều dài hiệu
dụng, Ldrawn là tổng chiều dài, và LD là chiều dài của miền khuếch tán phụ. Như ta
thấy sau đây, Leff và bề dày lớp oxit, kí hiệu là tox, đóng một vai trò quan trọng
trong hiệu suất của mạch điện MOS. Do vậy, sức ép chủ yếu trong phát triển công
nghệ MOS là giảm cả hai kích thước này mà không làm giảm các tham số khác của
thiết bị. Những giá trị tiêu biểu tại thời điểm này là Leff ≈ 0.15 µm and tox ≈ 50Å.
Từ đây trong các công thức ta sử dụng L là chiều dài hiệu dụng của transistor.
Nếu cấu trúc vật chất của MOS là đối xứng, tại sao ta lại phân biệt tên gọi của
transistor thành hai cực nguồn và cực máng. Lý do là ở chức năng của từng cực khi
hoạt động. Cực nguồn được định nghĩa là cực cung cấp hạt điện dẫn (electrons trong
trường hợp thiết bị NMOS) và cực máng là cực nhận các hạt điện dẫn này. Do đó, khi
điện áp tại ba cực của thiết bị biến đổi, cực nguồn và cực máng có thể đổi vai trò.
Đến nay, tôi đã bỏ qua ảnh hưởng của chất nền trên đó thiết bị được chế tạo.
Trong thực tế, điện thế của chất nền ảnh hưởng rất lớn đến những đặc trưng của thiết
bị. Tức là, MOSFET là một thiết bị bốn cực. Vì trong hoạt động đặc trưng của MOS
lớp tiếp giáp hai cực S/D phải được phân cực ngược, tôi giả thiết rằng chất nền của

NMOS transistor được nối với điện thế cung cấp âm nhất trong hệ thống. Ví dụ, nếu
một mạch điện hoạt động trong khoảng từ 0 V đến 3V, Vsub, NMOS = 0. Kế nối
thực tế thường được cung cấp thông qua một vùng p+, như được mô tả trong mặt cắt
của thiết bị này trong hình 1.4.

Hình 1.4 Sự kết nối chất nền

6


Nghiên cứu và thiết kế IC chuyển mạch ADC
Trong công nghệ CMOS, cả transistor NMOS và PMOS đều có thể dùng
được. Từ một cách nhìn đơn giản, thiết bị PMOS có được bằng cách đổi ngược tất cả
các kiểu pha tạp (bao gồm cả chất nền) [Hình 1.5 (a)], nhưng trong thực tế, thiết bị
NMOS và PMOS phải được chế tạo trên cùng miếng bán dẫn, nghĩa là trên cùng chất
nền. Với lý do này, một kiểu thiết bị có thể được đặt trong một “chất nền cục bộ,”
thường được gọi là “ well”. Trong hầu hết các công nghệ xử lý CMOS hiện nay, thiết
bị PMOS được chế tạo trong một n-well [Hình 1.4 (b)]. Lưu ý rằng n-well phải được
nối với một điện thế sao cho lớp tiếp giáp đi-ốt S/D của transistor PMOS vẫn giữ
được phân cực ngược dưới tất cả các điều kiện. Trong hầu hết các mạch điện ngày
nay, n-well được nối với điện áp cung cấp dương nhất. Với mục tiêu ngắn gọn, đôi
khi ta gọi thiết bị NMOS và PMOS theo thứ tự là “NFETs” và “PFETs.”

Hình 1.5 (a) thiết bị PMOS đơn giản, (b) PMOS bên trong n-well
Hình 1.5 (b) chỉ ra một điều khác biệt thú vị giữa transistor NMOS và PMOS:
Trong khi tất cả các NFET dùng chung cùng một chất nền, thì mỗi PFET có thể có
một n-well độc lập. Đó là tính linh hoạt của các thiết bị PFET được khai thác trong
một số mạch điện tương tự.
7

Nghiên cứu và thiết kế IC chuyển mạch ADC
1.3.2. Các vùng làm việc của MOSFET
Hình 1.6 là đường đặc tuyến V-A của MOSFET. MOSFET có 3 vùng làm việc
là chế độ tuyến tính sâu, chế độ tuyến tính và chế độ bão hòa.

Hình 1.6 Đặc tuyến V-A của MOSFET
Điều kiện để MOSFET làm việc ở chế độ tuyến tính sâu là VDS

2(VGS –V TH)

khi đó MOSFET được coi như một điện trở với giá trị là
(1.1)
Khi làm việc ở chế độ này thì d ng điện đi qua MOSFET là
(1.2)
Vùng làm việc thứ hai là vùng tuyến tính. Khi làm việc ở vùng này d ng điện
đi qua MOSFET được tính theo công thức.
(1.3)
Vùng làm việc thứ hai là vùng tuyến tính. Khi làm việc ở vùng này d ng điện
đi qua MOSFET được tính theo công thức.
(1.4)
8


Nghiên cứu và thiết kế IC chuyển mạch ADC
Với điều kiện là VDS

(VGS –V TH).

Vùng làm việc thứ 3 là vùng bão h a. Điều kiện để MOSFET làm việc tại

vùng này là VDS

(VGS –V

TH).

Khi đó d ng đi qua MOSFET là d ng không đổi

không phụ thuộc vào giá trị của VDS như công thức.
(1.5)
Một MOSFET hoạt động trong miền bão h a cung cấp một d ng điện để đáp
ứng lại điện áp điều khiển cực cửa-nguồn, ta có thể định nghĩa một hệ số phẩm chất
để chỉ ra rằng một thiết bị tốt chuyển đổi một điện áp thành một d ng điện như thế
nào? Cụ thể hơn, vì trong xử lí tín hiệu ta sẽ bàn về sự thay đổi về điện áp và d ng
điện, ta định nghĩa hệ số phẩm chất như là sự thay đổi về d ng điện cực máng chia
cho sự thay đổi về điện áp cực cửa-cực nguồn. Được gọi là “hỗ dẫn” và kí hiệu là gm,
độ lớn của nó được cụ thể là:
gm

|

gm

(1.6)

(1.7)

Theo một nghĩa nào đó, gm thể hiện độ nhạy của thiết bị: với một gm cao, một
sự thay đổi nhỏ của VGS dẫn đến một sự thay đổi lớn của ID. Rất thú vị, gm trong miền
bão hòa là bằng với nghịch đảo của Ron trong vùng tuyến tính sâu.

9


Nghiên cứu và thiết kế IC chuyển mạch ADC

Chương 2. Giới thiệu về bộ ADC
2.1.

Thế nào là ADC?
ADC (Analog to Digital Converter) là một thiết bị chuyển đổi tín hiệu từ

tương tự sang số. Tín hiệu tương tự là tín hiệu liên tục theo thời gian và biên độ trong
khi tín hiệu số rời rạc theo thời gian cũng như biên độ. Theo lý thuyết, một bộ ADC
phải chuyển tín hiệu tương tự sang số thông qua hai bước: chuyển tín hiệu tương tự
sang rời rạc theo thời gian và chuyển nó rời rạc theo biên độ. Quá trình chuyển từ tín
hiệu tương tự sang tín hiệu rời rạc theo thời gian gọi là “lấy mẫu” (sampling) c n
chuyển rồi rạc theo biên độ gọi là “lượng tử hoá” (quantization). Hình 2.1 mô tả quá
trình lấy mẫu và lượng tử hoá tín hiệu hình sin. A là tín hiệu tương tự, B và C là kết
quả của lượng tự hoá và lấy mẫu riêng biệt trên tín hiệu, D là kết quả đạt được thông
qua lấy mẫu của lượng tử hoá hoặc ngược lại.

Hình 2.1 Hoạt động của bộ ADC.[2]

10


Nghiên cứu và thiết kế IC chuyển mạch ADC
Ví dụ trên thể hiện hoạt động của bộ ADC lý tưởng. Với bộ ADC lý tưởng có
đáp ứng tuyến tính với khoảng tín hiệu đầu vào. Khoảng tín hiệu đầu vào có thể xem

như khoảng điện áp tín hiệu tương tự đầu vào mà bộ ADC có thể chuyển thành tín
hiệu số tương ứng. Nếu bộ ADC có thể chuyển đổi cả hai phần dương và phần âm
của tín hiệu thì đáp ứng của nó sẽ nằm ở góc phần tư thứ nhất và thứ ba (Hình 2.2A).
Nói cách khác, nếu bộ ADC chỉ có thể chuyển đổi phần dương thì đáp ứng của nó bị
giới hạn ở góc phần tư thứ nhất ( Hình 2.2B). Trong cả hai trường hợp, biên độ lớn
nhất của tín hiệu tương tự là biên độ mà tại đó bộ ADC còn có thể chuyển đổi được
c n được gọi là “ Full scale input voltage” của bộ ADC.
Giống như hình 2.2, đáp ứng của bộ ADC lý tưởng là hoàn toàn tuyến tính.
Điều đó có nghĩa là không có một mã tín hiệu số nào bị lỗi ở đầu ra của bộ ADC, tất
cả các mã đều được thực hiện một cách chính xác sau khi xác định độ tăng điện áp

Hình 2.2 Đáp ứng của bộ ADC lý tưởng.[2]
đầu vào. Trong biểu đồ, toàn bộ khoảng tín hiệu đầu vào được chia là 8 phần, mỗi
phần tương đương với một mã tín hiệu số ở đầu ra. Bề rộng của tín hiệu tương tự sau
khi được chuyển tới đầu ra của bộ ADC được gọi là một LSB của bộ ADC đó. Một
LSB c n được biết tới là “kích thước bước” (Step size) của bộ ADC, hai thuật ngữ có
thể thay đổi cho nhau.

11


Nghiên cứu và thiết kế IC chuyển mạch ADC
Kích thước bước là khoảng thay đổi điện áp nhỏ nhất ở đầu vào mà bộ ADC
vẫn còn có thể đưa ra được quyết định. Khái niệm này có quan hệ chặt chẽ với độ
phân giải của bộ ADC.
Độ phân giải của bộ ADC là số bit của tín hiệu số đầu ra của bộ ADC [2]. Với
bộ ADC có đáp ứng như ở hình 2.2 sẽ có độ phân giả là 3 bit. Quan hệ giữa step size,
resolution, input range:
Step Size =

(2.1)

Với input range = VFS khi ADC chỉ hoạt động ở phần dương.
= 2VFS khi ADC hoạt động ở cả hai phần âm và dương.
2.2.

Thông số bộ chuyển đổi A/D
Thông số làm việc tĩnh mô tả sự khác nhau giữa điểm thực tế và điểm lý

thuyết trên đồ thị hình thang mô tả hoạt động của bộ ADC khi thực hiện chuyển đổi
tín hiệu một chiều sang tín hiệu số. Thông số làm việc tĩnh bao gồm sai số độ lệch
(Offset error), sai số khuếch đại (Gain error), sai số kích thước bão hòa (Full scall
error), độ phi tuyến vi phân (Differential Non-linearity) và độ phi tuyến tích phân
(Intergral Non-linearity). Sau đây tôi sẽ xét chi tiết về từng thông số này.
Thông số làm việc động có quan hệ với các đặc điểm kỹ thuật như độ phân
giải, tần số lấy mẫu và tần số làm việc của bộ ADC. Các thông số làm việc động quan
trọng là: tỷ số tín hiệu trên nhiễu (SNR), tỷ số tín hiệu trên nhiễu và biến dạng
(SNDR), hiệu quả sử dụng bit (ENOB), tổng méo hài (THD), supurious-free dynamic
(SFDR).
2.2.1. Sai số độ lệch
Sai số độ lệch được định nghĩa là độ lệch của đường cong truyền thực tế và lý
tưởng tính từ điểm không tới điểm số một của đường cong truyền tính theo LSB [3],
được minh họa như hình 2.3. Trong hình 2.3, khi mã đầu ra thay đổi từ 000 tới 001
không xuất hiện với độ lệch là 1LSB, khi đó ta nói sai số độ lệch là 1LSB.
12


Nghiên cứu và thiết kế IC chuyển mạch ADC

Hình 2.3 Sai số độ lệch dương.[3]

Trong trường hợp này sai số độ lệch mang giá trị dương tuy nhiên nó hoàn
toàn có thể mang giá trị âm khi mã 000 có độ lớn lớn hơn 0.5LSB. Với sai số độ lệch
dương sẽ làm cho đầu ra tới giá trị bão h a trước khi đầu vào tới giá trị lớn nhất. Còn
với sai số độ lệch âm sẽ cho đầu ra đạt giá trị bão hòa lớn nhất sau khi đầu vào đạt tới
giá trị lớn nhất hoặc đầu ra không thể đạt giá trị bão hòa lớn nhất khi đầu vào đạt lớn
nhất. Như vậy sai số độ lệch làm giới hạn khoảng làm việc của bộ ADC. Sai số này
có thể khắc phục bằng cách bù điện áp chuẩn đầu vào.
2.2.2. Sai số khuếch đại
Sai số khuếch đại là độ lệch của điểm giữa của mã ở thực tế và lý thuyết sau
khi đã bù sai số độ lệch [3]. Sau khi bù cho sai số độ lệch thì với đầu vào 0V thì đầu
ra luôn là 0. Tuy nhiên sai số khuếch đại là nguyên nhân gây ra đường cong truyền
thực tế có độ dốc khác với độ dốc lý tưởng. Cũng giống như sai số độ lệch thì sai số
khuếch đại cũng có thể âm có thể dương, cũng có thể đo được và bù bằng một số quy
chuẩn.

13


Nghiên cứu và thiết kế IC chuyển mạch ADC

Hình 2.4 Sai số khuếch đại dương.[3]
2.2.3. Sai số kích thước bão hòa
Sai số kích thước bão h a (Full Scall Offset) là độ lệch của mã cuối giữa thực
tế và lý tưởng như mô tả ở hình 2.5 và được tính theo đơn vị 1LSB. Sai số này là so
cả hai sai số khuếch đại và sai số độ lệch tạo nên [3]. Sai số khuếch đại và sai số độ
lệch một khi đã được bù bằng một số quy chuẩn thì đường cong truyền thực tế sẽ
bằng đúng đường cong lý tưởng. Tuy nhiên, độ phi tuyến trong bộ ADC có thể gây ra
đường cong thực tế lệch đi so với đường cong lý tưởng ngay cả khi không có sai số
khuếch đại [2].

Hình 2.5 Minh họa sai số kích thước bão hòa.[3]
2.2.4. Độ phi tuyến vi phân (DNL)
14