Bài giảng thiết kế mạch tích hợp số

TẬP ĐOÀN ĐIỆN LỰC VIỆT NAM

TRƯỜNG ĐẠI HỌC ĐIỆN LỰC

BÀI GIẢNG THIẾT KẾ MẠCH
TÍCH HỢP SỐ

TS. Nguyễn Thị Thủy
Khoa Điện Tử Viễn Thông
hµ néi - 2014
1


TCH
THIẾT KẾ MẠCH TÍCH HỢP SỐ
TÍCH HỢP SỐ
1. HỆ ĐẾM
2. ĐẠI SỐ BOOLE VÀ CÁC PHƯƠNG PHÁP BIỂU DIỄN HÀM
3. CỔNG LOGIC TTL VÀ CMOS
4. MẠCH LOGIC TỔ HỢP
5. MẠCH LOGIC TUẦN TỰ

2


HỆ ĐẾM
 Hệ đếm thập phân ( cơ số 10 ):
 sử dụng các số đếm Arập từ 0 đến 9. Một số N bất kỳ (thực, hữu tỉ) được
biểu diễn dưới dạng thập phân như sau:
 N(10) = an.10n+ an-1.10n-1+ an-2.10n-2+.......+ a0.100+ b1.10-1+........+ bm.10-m
= (an ........ a0 , b1 ...... bm)10

(3.44)
 trong đó ai chỉ phần nguyên, bj chỉ phần thập phân 0 ≤ ai , bj ≤ 9. ai , bj là các
số nguyên không âm và không quá 9
(427,52)10 = 4.102+2.101+7.100+5.10-1+2.10-2
 Ví dụ:


 (0,032)10

= 0.100+0.10-1+3.10-2+2.10-3

3


HỆ ĐẾM
 Hệ đếm nhị phân:
 chỉ dùng 2 chữ số 0 và 1. Mỗi con số nhị phân được gọi là 1 bít
 Một số bất kỳ N trong hệ nhị phân được viết:
 N(2) = an.2n+ an-1.2n-1+ an-2.2n-2+.......+ a0.20+ b1.2-1+........+ bm.2-m
= (an ........ a0 , b1 ...... bm)2
(3.45)
 trong đó: an, an-1, an-2...... a0: chữ số chỉ phần nguyên (bằng 0 hoặc 1).


 b1 , b2, ..bm: chữ số chỉ phần lẻ (cũng bằng 0 hoặc 1), n, m là các số nguyên
dương.
Ví dụ: Số nhị phân (11011,01)2 tương đương với số thập phân
sau:
(11011,01)2 = 1.24+1.23+0.22+1.21+1.20+0.2-1+1.2-2 = (27,25)10


4


HỆ ĐẾM
 Phương pháp đổi số thập phân thành số nhị phân
tương ứng:












Cách thực hiện như sau:
lấy số thập phân đã cho chia cho 2,
số dư của phép chia này được dùng
làm bít bé nhất của số nhị phân.
Thương của phép chia này lại
chia cho 2 và số dư của phép
chia được làm bít tiếp theo của
số nhị phân.
Quá trình cứ tiếp tục cho đến
khi thương của phép chia bằng 0 thì thôi.
Ví dụ: đổi số thập phân 87 thành số nhị phân tương ứng.

5


HỆ ĐẾM
 Phương pháp đổi số thập phân có lẻ thành số nhị phân
tương ứng:


Sử dụng đến 2 quá trình: Phần nguyên được tiến hành như đã nêu ở trên,
còn phần lẻ được tiến hành như sau: nhân phần lẻ với 2, số nhớ của phép
nhân này dùng làm bít lớn nhất ở phần lẻ của số nhị phân. Phần lẻ của tích
trên lại nhân với 2 và số nhớ của tích được dùng làm bít tiếp theo của số nhị
phân. Quá trình cứ tiếp tục cho đến khi phần lẻ của tích tạo thành bằng 0.
Phần nguyên và phần lẻ kết hợp với nhau cho ta kết quả cuối cùng.
 Ví dụ: Đổi số thập phân lẻ 5,625 ra số nhị phân tương ứng:

5,625 tách thành 2 phần 5 và 0,625

6


HỆ ĐẾM

7


HỆ ĐẾM
 Hệ bát phân ( cơ số 8 ):
 sử dụng các số đếm 0 , 1 , 2 , 3 , 4 , 5 , 6 , 7 . Một số N bất kỳ (thực, hữu tỉ)
được biểu diễn dưới dạng bát phân như sau:

 N(8) = an.8n+ an-1.8n-1+ an-2.8n-2+.......+ a0.80+ b1.8-1+........+ bm.8-m


= (an ........ a0 , b1 ...... bm)8

 trong đó ai chỉ phần nguyên, bj chỉ phần thập phân 0 ≤ ai , bj ≤ 7. ai , bj là các số
nguyên không âm và không quá 7.
Ví dụ:
653,12(8) = 6.82+ 5.81+ 3.80+ 1.8-1+ 2.8-2 = 427,1875(10)




0,007(8) = 0.80+ 0.8-1+ 0.8-2+ 7.8-3 = 0,0136(10)
Phương pháp đổi từ số thập phân sang hệ bát phân tương tự như chuyển
từ số thập phân sang số nhị phân. Sự khác biệt duy nhất là số 8 thay cho số 2
đối với phép chia ở phần nguyên và đối với phép nhân ở phần lẻ.

8


HỆ ĐẾM


Hệ đếm cơ số 16 (Hecxa ) :

 sử dụng các số đếm 0 , 1 , 2 , 3 , 4 , 5 , 6 , 7 , 8 9, A , B , C , D , E , F với A ,
B , C , D , E , F tương ứng với các giá trị 10 , 11 , 12 , 13 , 14 , 15 trong hệ
đếm cơ số 10.


Một số N bất kỳ (thực, hữu tỉ) được biểu diễn dưới dạng cơ số 16 như
sau:
 N(16) = an.16n+ an-1.16n-1+ an-2.16n-2+.......+ a0.160+ b1.16-1+........+ bm.16-m


= (an ........ a0 , b1 ...... bm)16

 trong đó ai chỉ phần nguyên, bj chỉ phần thập phân biểu diễn bằng các giá trị từ
0 đến F; m và n là các số nguyên dương.
 Ví dụ: 2B6(16) = 2.162 + 11.161 + 6.160 = 2 . 256 + 11 . 16 + 6 . 1 = (694)10


Phương pháp đổi số thập phân sang số thập lục phân tương tự như
chuyển từ số thập phân sang số nhị phân. Sự khác biệt duy nhất là số 16 thay
cho số 2 đối với phép chia ở phần nguyên và đối với phép nhân ở phần lẻ.
9


ĐẠI SỐ BOOLE VÀ CÁC PHƯƠNG PHÁP
BIỂU DIỄN HÀM
1.

Các tiên đề và định lý

Đại số logic là phương tiện toán học để phân tích và tổng hợp các hệ thống thiết bị và các
mạch số. Nó nghiên cứu các mối liên hệ (các phép tính cơ bản) giữa các biến số
trạng thái (biến logic) chỉ nhận một trong hai giá trị "1"(có) hoặc "0"(không có).








Phép phủ định logic (đảo), ký hiệu bằng dấu “-” phía trên ký hiệu của biến.
Phép cộng logic (tuyển), ký hiệu bằng dấu "+".
Phép nhân logic (hội), ký hiệu bằng dấu ".“
Các quy tắc:
Nhóm 4 quy tắc của phép cộng logic:

x +0 = x

x +1 = 1

x+x= x

x + x =1



+ Nhóm 4 quy tắc của phép nhân logic:
x.0 = 0
x.1 = x x.x = x
x.x = 0



+ Nhóm 2 quy tắc của phép phủ định logic:
( x) = x
( x) = x

10


ĐẠI SỐ BOOLE VÀ CÁC PHƯƠNG PHÁP
BIỂU DIỄN HÀM
 Luật hoán vị:
x. y = y.x
x+ y = y+x
 Luật kết hợp: x + y + z = ( x + y) + z = x + ( y + z )
 Luật phân phối: x.( y + x) = x. y + x.z
 Định lý De Morgan:
x + y + z = x. y.z
 Hàm logic và cách biểu diễn:
Hàm chuẩn tắc hội:

x. y.z = ( x. y ).z = x.( y.z )

x. y.z = x + y + z

F = ( x + y + z ).( x + y + z ).( x + y + z ) = M 1 .M 2 .M 3
F = ( x + z ).( x + y + z ).( x + y + z )

Hàm chuẩn tắc tuyển:

F = x. y.z + z. y.x + x.z. y = m1 + m2 + m3

F = x. y + x. y.z + x. y.z

11

CỔNG LOGIC TTL VÀ CMOS
1. Các phần tử logic cơ bản
1.1 Phần tử phủ định logic ( phần tử đảo NOT )
Phần tử phủ định là phần tử có một đầu vào biến
x phủ định
và 1 đầu ra thực hiện chức năng
logic:
FNOT =
FNOT = 1 khi x = 0 và FNOT = 0
X

khi x = 1
Ký hiệu
X

FNOT

0
1

1
0

FNOT
X
FNOT
Hình 3.24 Ký hiệu quy ước phần tử phủ định logic

1

X

1
0

0
1

1

t

F
N

0

0

O

t
Hình 3.25 Bảng trạng thái (a) và giản đồ điện áp minh hoạ (b) của phần tử
NOT.

Hình 3.26 Mạch điện cổng NOT

12

CỔNG LOGIC TTL VÀ CMOS
1.2 . Phần tử và (AND)
Phần tử AND là phần tử có nhiều đầu vào biến
và một đầu ra thực hiện chức năng nhân
logic:
FAND = x1 .x 2 .x3 .x 4 .......x n
ĐK: n>1
 FAND = 1 khi và chỉ khi tất cả các biến nhận giá
trị 1
 FAND = 0 khi ít nhất một trong các biến nhận
giá trị 0.
1

X1

x2

FAND = x1.x2

0

Hàm n biến
Hình 3.27 Ký hiệu quy ước của phần tử AND

X1

X2

FAND

0
0
1
1

0
1
0
1

0
0
0
1

t

0

FAND 1

FAND = x1.x2… xn

Hàm 2 biến

1

0
X

x1

1
1

t

A
)

0

0

0
b)

t

Hình 3.28 Bảng trạng thái (a) và giản đồ điện áp minh hoạ (b) của phần tử AND
Hình 3.29 Sơ đồ nguyên lý mạch AND
dựa trên điốt.

13


CỔNG LOGIC TTL VÀ CMOS
1.3 Phần tử Hoặc (OR)
Phần tử OR là phần tử có nhiều đầu vào biến,

một đầu ra thực hiện hàm cộng logic:

x1

x1
x2

FOR = x1 + x 2 + x3 + ........x n

FOR = x1+x2

x1
x2

FOR = 1 khi ít nhất một trong các biến xi nhận
giá trị 1.
FOR = 0 khi tất cả các biến xi nhận giá trị 0



X1

X2

FOR

0
0
1
1

0
1
0
1

0
1
1
1

Hàm 2 biến

FOR = x1+x2+xn

...
xn

Hàm n biến

1

0 X

0
1

0

1

1

0X
2
1

FOR = x1+x2+..xn

....
x1
xn
x2

Hình 3.30 Ký hiệu quy ước của phần tử OR

1
1

FOR = x1+x2

x2

0

t

x2

0

1

1

A

t

F
O

0

0

0

R

a)

b)

t

Hình 3.32 Sơ đồ nguyên lý mạch OR dùng
điốt

Hình 3.31 Bảng trạng thái (a) và giản đồ điện áp minh hoạ (b) của phần tử OR

14


CỔNG LOGIC TTL VÀ CMOS
1.4 Phần tử và - phủ định ( NAND )
Phần tử phủ định là phần tử nhiều đầu vào , một đầu ra thực hiện hàm logic và phủ định:


FNAND = x1.x2 .x3 ........xn
FNAND = 0 khi tất cả các biến xi nhận giá trị 1.



FNAND =1 với các trường hợp còn lại.
x1

x1
FNAND=

x2

x 1 .x 2 .. x n

FAND=

x2
...
xn

Hàm 2 biến

Hàm n biến
Hình 3.33 Ký hiệu quy ước của phần tử NAND

X1

X2

FNAND

0
0
1
1

0
1
0
1

1
1
1
0

X1

1
0

X2

0

0t

1

1

1
FNAND

0

0

0

1
a)

t

1
0

b)

1
0

Hình 3.34 Bảng trạng thái (a) và giản đồ điện áp minh hoạ (b) của phần tử

t

Hình 3.34 Sơ đồ
nguyên lý phần tử
NAND

15


CỔNG LOGIC TTL VÀ CMOS
1.5 Phần tử hoặc - phủ định (NOR)
Phần tử NOR là phần tử có nhiều đầu vào biến, một đầu ra thực hiện chức năng logic
hoặc phủ định.
FNOR = x1 + x 2 + x3 + ...... + x n
1

FNOR = 1 khi tất cả các biến xi nhận giá trị 0.
FNOR= 0 với các trường
hợp còn lại.
x

X

1

x1

x2

FNOR=

...
xx1
n
x2

FNOR=

x1

Hàm 2 biến

...
xn

X

FNOR=

2

F

FNOR=

N

Hàm n biến

0

1

O

0
1

0
1

0

1

0

1

1
0

t

1

0

0

Hình 3.36 Bảng trạng thái (a) và Rgiản đồ điện áp minh hoạ (b) của phần tử NOR

Hình 3.35 Ký hiệu quy ước của phần tử NOR

X1

X2

FNOR

0
0
1
1

0
1
0
1

1
0
0
0

t

16

t


CỔNG LOGIC TTL VÀ CMOS
2. Các phần tử logic thông dụng
2.1. Phần tử tương đương (đồng dấu)
Phần tử tương đương là phần tử có 2 đầu vào
biến, một đầu ra thực hiện phép so sánh
tương đương:
Ftd = x1 .x 2
Ftđ = 1 khi tất cả các biến có cùng giá trị .
Ftđ = 0 khi tất cả các biến khác giá trị nhau.
X1

X2

Ftđ

0
0
1
1

0
1
0
1

1
0
0
1

X1

Ftđ

+ x1 .x 2

Ftđ

Ftd = Ftd = x1 .x 2 + x1 .x 2 = x1 .x 2 .x1 .x 2 = x1 .x 2 + x1 + x 2 = x1 + x 2 + x1 + x 2

1
0

0

0t

1

1

1
t

0
1

0
1

0
1

1

1
t

a)

x2

Hình 3.38 Ký hiệu quy ước của phần tử tương đương

2

Ftđ

x1

0b)

0

0

0

Hình 3.39 Bảng trạng thái (a) và giản đồ điện áp minh hoạ (b) của phần tử tương
đương

Hình 3.40 Phần tử tương đương cấu trúc từ phần tử NAND

0

17


CỔNG LOGIC TTL VÀ CMOS
2.2 Phần tử khác dấu ( cộng modul 2 )
Phần tử khác dấu là phần tử có 2 đầu vào biến, 1
đầu ra thực hiện phép cộng module 2 không
nhớ.
Fkd = x1 .x 2 + x1 .x 2 = x1 ⊕ x 2
 Fkd = 0 khi tất cả các biến có cùng giá trị .
 Ftđ = 1 khi tất cả các biến khác giá trị.
X1

X2

X1

Fkđ

0
0
1
1

0
1
0
1

0
1
1
0

x2

x1
x2

Fkđ

Hình 3.41 Ký hiệu quy ước của phần tử khác dấu

0
1

0

1

t

1
t

0

0
1

1
a)

Fkđ

1

0

X2

x1

0

0

1
0 b) 0

0
1

1

Hình 3.43 Phần tử khác dấu cấu trúc từ phần tử NAND

t

0

Hình 3.42 Bảng trạng thái (a) và giản đồ điện áp minh hoạ (b) của phần tử khác dấu

18


BỘ GIẢI MÃ
1.

Bộ đếm

Đếm là khả năng nhớ được số xung đầu vào, mạch điện thực hiện thao tác đếm được gọi
là bộ đếm.
1.1 Sơ đồ nguyên lý bộ đếm nhị phân không đồng bộ modun 16 dùng 4 trigơ JK mắc nối
tiếp.
Q0 = 20
J

FQ0

Xung đếm

Q

1

C
K

0

Q1= 21
J
Q1

F1

C
K

Q2 = 22
J
Q2

F2

C
K

Q3= 23

J
Q3

F3

C
K

1
Xung xoá

R

R

R

R

Hình 3.60 Bộ đếm nhị phân không đồng bộ mođun 16 dùng 4 trigơ JK mắc nối tiếp

19


7. BỘ ĐẾM, BỘ GHI DỊCH, BỘ MÃ HÓA,
BỘ GIẢI MÃ
1.2 Giản đồ điện áp theo thời gian và bảng trạng thái
Bảng 3.8 Bảng trạng thái các trigơ đếm của bộ đếm
nhị phân môđun 16

Xung
xoá

Xung
vào

1

Q0
Q1

Q2
Q3

2

3

1
0

4

5

1
0

0

1

7

1
0

8

9

10

1
0
1

0

0

6

11 12

1

13 14 15 16

1

0

0

0

1

1
0

0

1

0

1
0

1

1

1

0
Hình 3.61 Giản đồ thời gian minh hoạ hoạt động
của bộ đếm nhị phân mođun 16 (xác lập với sườn âm)

20


. BỘ ĐẾM, BỘ GHI DỊCH, BỘ MÃ HÓA, BỘ
GIẢI MÃ
2.Bộ ghi dịch
 Bộ ghi dịch ngoài chức năng lưu giữ ra còn chức năng dịch từng bit theo nhịp xung
đồng bộ. Dữ liệu lưu giữ trong bộ ghi dịch dưới tác dụng của xung dịch có thể tuần tự
dịch trái hay dịch phải.
 Bộ ghi dịch có loại đưa vào nối tiếp (hoặc song song), ra nối tiếp (hoặc song song), có
loại ghi dịch 1 hướng, có loại ghi dịch 2 hướng.
2.1 Sơ đồ nguyên lý bộ ghi dịch đưa vào nối tiếp dùng trigơ JK mắc nối tiếp
20
(Số liệu cần

D

ghi dịch)

Xung nhịp

F0

21

J
Q0

J

Q1

C
K

C
K

R

F1

22
F2

J
Q2
C
K

R

23
F3

J
Q3
C
K

R

R

Xung xoá

Hình 3.64 Bộ ghi dịch đưa vào nối tiếp dùng triger JK mắc kiểu trigơ D

21


7. BỘ ĐẾM, BỘ GHI DỊCH, BỘ MÃ HÓA,
BỘ GIẢI MÃ
2.2 Bảng trạng thái và giản đồ điện áp theo thời gian
C
1

2

3

4

t

Q0
t

Q1
Q2

t

Q3

t
t

a)

b)

Hình 3.65 Bảng trạng thái (a) và giản đồ thời gian của bộ ghi dịch vào nối tiếp dùng trigơ JK
nối kiểu trigơ D (b)

22


7. BỘ ĐẾM, BỘ GHI DỊCH, BỘ MÃ HÓA,
BỘ GIẢI MÃ
3.Bộ mã hóa
3.1 Khái niệm
1 2
4

3
5

6
Mã hoá

7 8

9

0

Bàn phím

BT
Đơn vị
tính toán

Giải mã

Bộ chỉ
thị thập phân
7 đoạn

3.2 Bộ mã hóa nhị phân
Bộ mã hoá nhị phân là mạch điện dùng n bit để mã hoá N = 2n tín hiệu. Chúng ta xét
ví dụ dưới đây để tìm hiểu nguyên lý làm việc và thiết kế bộ mã hoá nhị phân
Ví dụ: thiết kế một bộ mã hoá thực hiện mã hoá 8 tín hiệu Y0, Y1,... Y7 theo mã nhị
phân:

23


7. BỘ ĐẾM, BỘ GHI DỊCH, BỘ MÃ HÓA,
BỘ GIẢI MÃ

Bước 1: Phân tích yêu cầu: đối tượng mã
hoá là 8 tín hiệu đầu vào,
căn cứ vào công thức N = 2n = 8 ta thấy
đầu ra là mã nhị phân n = 3 bit.
Vậy ta dùng 3 bit A, B, C để biểu thị

y0
Bộ
mã
hoá

y1
.
.
y7

C
B
A

Hình 3.67 Sơ đồ khối yêu cầu thiết kế

Bước 2: Lập bảng trạng thái
Bảng 3.9 Bảng trạng thái của bộ mã hoá nhị phân 3 bit

C
0

B
0

A
0

Y1 0

0

1

Y2 0

1

0

Y3 0

1

1

Y4 1

0

0

Y5 1

0

1

Y6 1

1

0

Y7 1

1

1

Y0

24


7. BỘ ĐẾM, BỘ GHI DỊCH, BỘ MÃ HÓA,
BỘ GIẢI MÃ
Bước 3: Tối thiểu hoá: từ bảng trạng thái ta có biểu thức hàm số đầu ra:

C = Y4 + Y5 + Y6 + Y7

B = Y2 + Y3 + Y6 + Y7

A = Y1 + Y3 + Y5 + Y7

Bước 4: Vẽ sơ đồ logic: nếu dùng các
phần tử NAND, ta có biểu thức logic
thực hiện chức năng mã hoá.

C = C = Y4 + Y5 + Y6 + Y7 = Y4 .Y5 .Y6 .Y7

B = B = Y2 + Y3 + Y6 + Y7 = Y2 .Y3 .Y6 .Y7
A = A = Y1 + Y3 + Y5 + Y7 = Y1 .Y3 Y5 Y7
Y7

Y6

Y5

Y4

Y3

Y2

Y1

Hình 3.68 Sơ đồ bộ mã hoá nhị phân 3 bít

25