THIẾT kế CHIP VI xử lý 4 BIT DÙNG CÔNG NGHỆ CMOS (có code)

ĐỒ ÁN TỐT NGHIỆP

THIẾT KẾ CHIP VI XỬ LÝ 4 BIT DÙNG
CÔNG NGHỆ CMOS


DANH MỤC CÁC TỪ VIẾT TẮT

AC

Alternating Current

AHDL

Analog Hardware Descriptionn Language

CMOS

Complementary Metal-Oxide-Semiconductor

DC

Direct Current

DRC

Design Rule Check

IC

Intergrated Circuit

LCD

Liquid crystal display

PLL

Phase-lock loop

PIC

Programmable Interface Controller

RTL

Register Transfer Level

VHDL

VHSIC hardware description language

VHSIC

Very-high-speed integrated circuit


ĐỒ ÁN TỐT NGHIỆP
Trang 3/77

CHƯƠNG 1. QUY TRÌNH

THIẾT KẾ CHIP CMOS VÀ
GIỚI THIỆU VỀ CÔNG
NGHỆ 90nm
˗

Các con Chip hiện nay đang tồn tại ở trong hầu hết các vật dụng điện tử, nhận
thấy vai trò đóng góp to lớn của Chip do đó trên thế giới ngành công nghiệp để
sản xuất ra những con chip hay những vi mạch tich hợp này hiện đang là một
trong những lĩnh vực mới mẻ và hứa hẹn nhiều tiềm năng.

˗

1.1 Quy trình thiết kế chip CMOS[1]
˗ Quy trình thiết kế bao gồm 2 giai đoạn chính:
+ Thiết kế luận lý (Local Design – Front End Design).
+ Thiết kế vật lý (Physical Design – Back End Design).
Trong thiết kế luận lý, thiết kế vi mạch thường chia làm 3 loại:
+ Thiết kế số (Digital IC Design).
+ Thiết kế tương tự (Analog IC Design).
+ Thiết kế tín hiệu hỗn hợp (Mixed-signal Design).

˗

1.1.1 Thiết kế luận lý – Front End Design
Thiết kế số:
+ Sử dụng ngôn ngữ thiết kế phần cứng (Verilog-HDL, VHDL, SystemC…) để thực hiện các chức năng logic của thiết kế. Không cần quan tâm
đến cấu tạo chi tiết của mạch mà chỉ chú trọng vào chức năng của mạch
dựa trên kết quả tính toán cũng như sự luân chuyển dữ liệu giữa các
thanh ghi (Register). Đây là thiết kế mức chuyển thanh ghi (RTL –
Register Transfer Level). Sau đó thiết kế RTL sẽ được mô phỏng để kiểm

tra xem có thỏa tính đúng đắn của mạch hay không.
+ Thiết kế RTL được tổng hợp (synthesize) thành các cổng cơ bản : NOT,
NAND, XOR, MUX,…. Kết quả của quá trình tổng hợp không là duy
nhất và tùy thuộc vào CADs và thư viện các cổng và macro của nhà sản

xuất chip.
˗ Thiết kế tương tự:
+ Các thiết kế tương tự không được hỗ trợ đắc lực bởi CADs như thiết kế số.
Phần lớn công việc được thực hiện bởi con người (80%) và đòi hỏi nhiều
THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 4/77

kinh nghiệm cũng như hiểu biết về cấu trúc vật lý, tham số đặc trưng, công
nghệ sản xuất của các linh kiện. Các thiết kế tương tự chủ yếu là các chip
quản lí năng lượng, ADC, DAC, DC-DC converter, PLL, VCO, … ( các
lĩnh vực mà chip số chưa làm được hoặc không hiệu quả ) chứa số lượng
linh kiện ít hơn nhiều so với các thiết kế số với hàng triệu transistor.
+ Xuất phát từ các thông số yêu cầu của chip và các ứng dụng mà các chip
analog được sử dụng, chọn kiến trúc chip thích hợp. Sau đó tham số của
các linh kiện trong kiến trúc đã chọn được tính toán và mô phỏng với các
phần mềm chuyên dụng. Quá trình tính toán, mô phỏng được thực hiện cho
đến khi đạt được kết quả theo yêu cầu, đôi khi phải thay đổi cả cấu trúc
mạch.
+ Bên cạnh các mô phỏng miền thời gian, đáp ứng tần số,... Một số loại mô
phỏng thường hay sử dụng khi thiết kế chip analog là mô phỏng MonteCarlo. Mô phỏng này dùng để khảo sát tín hiệu ra khi có các thay đổi về
điện áp nguồn, nhiệt độ môi trường, sai số qui trình sản xuất...
˗ Thiết kế tín hiệu hỗn hợp:

+ Ngày nay các chip thường có chức năng phức tạp và chức đồng thời các
khối analog và digital. Bên cạnh các kĩ thuật dùng cho analog và digital,
các nhà thiết kế phải tính đến những ảnh hưởng lẫn nhau của khối analog
và digital (nhiễu, giao thoa,...) để đảm bảo chúng hoạt động ổn định. Ngôn
ngữ mới được phát triển dùng cho thiết kế chip tín hiệu hỗn hợp là AHDL
(Analog Hardware Descriptionn Language).

1.1.2 Thiết kế vật lý – Back End Design
˗ Thiết kế layout:
+ Netlist thu được trong quá trình thiết kế luận lý được dùng để tạo layout
cho chip. Ở giai đoạn này các linh kiện (transistor, điện trở, tụ điện, cuộn
cảm) và các liên kết giức chúng được tạo hình (hình dạng thực tế của các
linh kiện và dây dẫn trên wafer trong quá trình sản xuất). Việc thiết kế
tuân theo quy luật (Design Rules) mà các nhà sản xuất đưa ra. Các qui luật
này phụ thuộc vào khả năng thi công và công nghệ của nhà máy sản xuất.

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 5/77

Có hai loại quy luật thiết kế là : lamda (λ) và qui luật tuyệt đối. Với qui
luật lamda thì các kích thước phải là bội số của lamda, trong khi qui luật
tuyệt tuyệt đối sử dụng các kích thước cố định. Sử dụng qui luật lamda
giúp chuyển đổi thiết kế nhanh khi công nghệ thay đổi.
+ Thiết kế số được hỗ trợ lớn bởi CADs, từ việc sử dụng lại thư viện các
cells cơ bản cho đến place and route tự động. Chip analog đòi hỏi các thiết
kế chính xác và các kĩ thuật chuyên biệt để đảm bảo tương thích
(matching) giữa các linh kiện nhạy cảm, chống nhiễu (noise) và đáp ứng

tần số.
˗ Kiểm tra DRC và LVS:
+ Sau khi layout chip và hoàn tất kiểm tra qui luật thiết kế DRC, layout
được export thành file netlist để đem so sánh với netlist thu được trong
quá trình thiết kế luận lý để kiểm tra tính đồng nhất của chúng. Nếu không
có sự tương đồng giữa 2 netlist thì phải kiểm tra và sửa lại layout cho đến
khi tương đồng. DRC và LVS được thực hiện bởi các tool chuyên dụng
của Synopsys, Candence hay Mentor Graphic. Sau đó các toàn bộ quá
trình thiết kế vật lý sẽ được tapeout ra 1 file và gửi đến nhà máy sản xuất.
+ Chip sau khi sản xuất sẽ được kiểm tra (test) trước và sau khi đóng gói để
kiểm tra thông số trước khi được chuyển cho khách hàng hoặc đưa ra thị
trường.

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 6/77

Hình 1-1: Quy trình thiết kế chip CMOS[1]

˗

1.2 Giới thiệu về công nghệ 90nm[4]
Một quy trình công nghiệp 90 nm hoàn chỉnh đã được Intel giới thiệu vào năm
2003. Với các kênh bán dẫn có kích thước khoảng 50 nm, có thể so sánh với các
vi sinh vật nhỏ nhất, đây thực sự là một công nghệ nano. Sự mới lạ chính liên
quan đến công nghệ 90 nm là căng silicon để tăng tốc độ di chuyển của sóng
mang. Điều này làm tăng cả tranzito kênh n và kênh pcủa transistor. Điều này đã
được biết đến kéo dài trong nhiều thập kỉ của quá trình phát triển lưới silicon của

sóng mang di động và trên những thiết bị hiện nay.

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 7/77

Hình 1-2: Sự kéo căng được tạo bởi lớp phủ silicon-nitride[4]

˗

Sự kéo căng này làm gia tăng khoảng cách giữa các nguyên tử bên dưới cổng,
điều này làm tăng tốc độ di chuyển của các điện tử di động trên kênh n của thiết

˗

bị MOS.
Đối với các hạt mang điện, sự kéo căng mạng cho phép dòng chảy nhanh hơn từ
các cổng vào nguồn, tính di dộng cải tiến thiển hiện sự phụ thuộc tuyến tính đối
với độ dày màng kéo. Sự căng thẳng cũng có thể được áp dụng từ dưới cùng với
một lơp đồng nhất của hợp kim Silicon và Germanium (SiGe).

Hình 1-3: Áp lực nén để giảm khoảng cách giữa các nguyên tử bên dưới cổng[4]

˗

Việc nén mạng tinh thể làm tăng tốc độ dòng điện vào các lỗ trống của bán dẫn
loại p. Sự kết hợp của chiều dài kênh giảm cùng với giảm độ dày giữa Oxit và
Silicon làm tăng đáng kể dòng biến tần cho cả nMOS và pMOS.

1.2.1 Đặc tính của kênh nMOS

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 8/77

˗

Cổng nMOS được giới hạn với một lớp silicon-nitride cụ thể gây ra sự căng

˗

thẳng của kênh kéo căng để cải thiện tính di động của hạt mang điện.
Các đặc tính thiết bị I / V của mức thấp và mức cao của CMOS thu được bằng
cách sử dụng mô hình MOS BSIM4 không có sự chênh lệch lớn.
Bảng 1-1: Thông số đặc trưng nMOS dùng công nghệ 90mn[4]

Parameter
Chiều dài

nMOS Low leakage
0.1m

nMOS High speed
0.1m

Chiều dài hiệu quả

60nm

50nm

Chiều rộng

0.5m

0.5m

Điện áp ngưỡng

0.28V

0.25V

Ion (VDD= 1.2V)

0.63mA

0.74mA

Ioff
30nA
300nA
˗ Các đặc tính I / V thể hiện khả năng truyền động hiện tại khoảng 0,6 mA đối với
W = 0,5 µm, tức là 1,2 mA / µm ở nguồn điện áp 1,2 V. Đối với mức cao, cả
chiều dài kênh hiệu dụng và điện áp ngưỡng được giảm nhẹ, để đạt được dòng
điện khoảng 1,5 mA / µm. Khuyết điểm lớn là dòng rò lớn, tăng từ 60 nA / µm
(mức thấp) lên 600 nA / µm (mức cao).

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 9/77

Hình 1-4: Mặt cắt ngang của toàn bộ nMOS[4]

Hình 1-5: Đặc tuyến Id/Vd mức thấp và cao của nMOS[4]

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 10/77

1.2.2 Đặc tính của kênh pMOS
Bảng 1-2: Thông số đặc trưng pMOS dùng công nghệ 90nm[4]

Parameter
Chiều dài

nMOS Low leakage
0.1m

nMOS High speed
0.1m

Chiều dài hiệu quả

60nm

50nm

Chiều rộng

0.5m

0.5m

Ion (VDD= 1.2V)

0.35mA

0.39mA

Ioff

21nA

135nA

Hình 1-6: Mặt cắt của pMOS[4]

˗

Dòng trong pMOS 90nm cao tới 700 µA / µm đối với mức thấp và lên đến 800
µA / µm cho mức cao. Một lớp phim Silicium-bermanium (Sibe) tạo ra sự căng
thẳng của kênh nén làm tăng tính di động của lỗ pMOS. Những giá trị này đặc

biệt cao, vì các ứng dụng đích cho công nghệ này tại Intel là các mạch kỹ thuật
số tốc độ cao như bộ vi xử lý. Dòng rò là khoảng 40 nA / µm đối với mức thấp và
gần 300 nA / µm đối với mức cao.

1.2.3 Các biến thể của công nghệ 90nm

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 11/77

˗

Công nghệ 90nm được coi là cộng nghê đạt tốc độ cao nhất có thể có bởi giá trị
dòng rò, biến thể này được gọi là “tốc độ cao” vì nó dành riêng cho những ứng

˗

dụng với tốc độ cao làm mục đích chính: bộ vi xử lý nhanh, DSP nhanh...
Biến thể thứ hai gọi là “ mục đích chung” bởi vì mục đích nhắm đến là các sản
phẩm tiêu chuẩn, tốc độ không phải là yếu tố quan trọng. Dòng rò lớn hơn dòng

˗

rò của biến thể “tốc độ cao”, độ trễ cổng tăng 50%.
Biến thể “Công suất thấp” liên quan đến các IC mà rò rỉ phải ở mức thấp nhất có
thể, tiêu chí này là tiêu chí hàng đâu trong các ứng dụng như thiết bị nhúng, điện
thoại di động. Độ trễ cổng gấp 3 lần so với “tốc độ cao”, do phần Oxit dày hơn
vài chiều dài cổng lớn hơn

Bảng 1-3: So sánh ba lớp công nghệ CMOS 90nm[4]

Technology
Typical

High Speed General Purpose
Lower Power
Fasst
µP, ASIC, Microcontrollers, Mobiles,

applications
VCC
Tox(nm)
Leff (nm)
VT (V)
Idsat_n (µA/µm)
Idsat_p (µA/µm)
Ioff (A/µm)
Delay (ps/stage)

fast DSP
1.2
1.2
50
0.28
1200
700
50n
7

FPGA
1.0
1.6
65
0.35
700
300
5n
12

embedded devices
1.2
2.2
80
0.50
500
200
50p
25

1.3 Phần mềm DSCH[6]
˗

1.3.1 Giới thiệu chung
DSCH là một trình soạn thảo logic và giả lập. DSCH được sử dụng để xây dựng
cấu trúc của mạch logic trước khi thiết kế vi mạch. DSCH cung cấp một môi
trường thân thiện với người dùng để thiết kế logic phân cấp và mô phỏng nhanh

˗

với phân tích độ trễ, cho phép thiết kế và xây dựng các cấu trúc logic phức tạp.
DSCH cũng có các biểu tượng, mô hình và hỗ trợ lắp ráp cho bộ điều khiển 8051
và PIC16F84, có thể tạo các mạch logic để giao tiếp với các bộ điều khiển này và
xác minh các chương trình phần mềm bằng DSCH.
1.3.2 Đặc điểm nổi bật

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 12/77

˗

Môi trường thân thiện với người dùng để thiết kế nhanh chóng các mạch

˗

˗
˗
˗
Xử

logic.
Hỗ trợ thiết kế logic phân cấp.
thêm một công cụ phân tích lỗi ở cấp độ cổng kỹ thuật số.
Giao diện được cải thiện giữa DSCH và Winspice.
lý cả mô phỏng logic dựa trên mô hình thông thường và trực quan trên mô

˗

phỏng điều khiển bằng chuột.
Trình trích xuất tích hợp tạo ra một danh sách mạng SPICE từ sơ đồ nguyên lý
(Tương thích với PSPICETM và WinSpiceTM).
˗ Tạo một mô tả ĐỘNG LỰC của sơ đồ để chuyển đổi bố cục.
˗ Truy cập ngay vào các thuộc tính ký hiệu (Trì hoãn, fanout).
˗ Hỗ trợ mô hình và lắp ráp cho vi điều khiển 8051 và PIC 16F84.
˗ Sub-micron, subicron sâu, hỗ trợ công nghệ nano.
˗ Được hỗ trợ bởi thư viện biểu tượng khổng lồ
1.4 Phầm mềm viết ngôn ngữ VeriLog QuartusII[2]

˗

1.4.1 Giới thiệu chung
Quartus II là công cụ phần mềm phát triển của hãng Altera, cung cấp môi trường
thiết kế toàn diện cho các thiết kế SOPC (System On a Programmable Chip - hệ
thống trên 1 chip khả trình). Đây là phần mềm đóng gói tích hợp đầy đủ phục vụ
cho thiết kế logic với các linh kiện logic khả trình PLD của Altera, gồm các dòng
APEX, Cyclone, FLEX, MAX, Stratix...

1.4.2 Khả năng thiết kế logic của Quartus II
˗ Môi trường thiết kế gồm các bản vẽ, sơ đồ khối, công cụ soạn thảo các ngôn ngữ:

˗

AHDL, VHDL, và Verilog HDL.
− Thiết kế LogicLock.
− Là công cụ mạnh để tổng hợp logic.
− Khả năng mô phỏng chức năng và thời gian, phân tích thời gian.
− Phân tích logic nhúng với công cụ phân tích SignalTap@ II.

− Cho phép xuất, tạo và kết nối các file nguồn để tạo ra các file chương trình.
− Tự động định vị lỗi.
− Khả năng lập trình và nhận diện linh kiện.
Sử dụng bộ tích hợp NativeLink@ với các công cụ thiết kế cung cấp việc truyền
thông tin liền mạch giữa Quartus với các công cụ thiết kế phần cứng EDA khác.

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 13/77

˗

Đọc các file mạch (Netlist) EDIF chuẩn, VHDL và Verilog HDL cũng như tạo ra

˗

các file netlist này.
Môi trường thiết kế đồ họa giúp nhà thiết kế dễ dàng viết mã, biên dịch, soát lỗi,
mô phỏng...

Hình 1-7: Phần mềm Quartus II [2]

1.5 Tìm hiểu về KIT DE2-115[3]
˗

1.5.1 Giới thiệu chung
DE2 luôn đi đầu trong các ban phát triển giáo dục bằng cách phân biệt chính nó
với sự phong phú của các giao diện để đáp ứng các nhu cầu ứng dụng khác nhau.

Terasic công bố DE2-115 mới nhất có thiết bị Cyclone IV E. Đáp ứng nhu cầu về
video di động, thoại, truy cập dữ liệu và hình ảnh chất lượng cao, DE2-115 mới
cung cấp sự cân bằng tối ưu về chi phí thấp, năng lượng thấp và nguồn cung cấp

˗

phong phú về khả năng logic, bộ nhớ và DSP.
Thiết bị Cyclone EP4CE115 được trang bị trên DE2-115 có 114.480 logic (LEs),
lớn nhất được cung cấp trong dòng Cyclone IV E, RAM lên tới 3,9 Mbits và 266

˗

nhân.
DE2-115 áp dụng các tính năng tương tự từ dòng DE2 trước đó chủ yếu là DE270, cũng như các giao diện bổ sung để hỗ trợ các giao thức chính bao gồm
Gigabit Ethernet (GbE). Đầu nối Thẻ lửng tốc độ cao (HSMC) được cung cấp để
hỗ trợ thêm chức năng và kết nối thông qua thẻ và cáp con gái HSMC. Để phát
triển nguyên mẫu ASIC quy mô lớn, một kết nối có thể được thực hiện với hai

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 14/77

hoặc nhiều bo mạch dựa trên nền tảng đồ họa bằng cáp HSMC thông qua đầu nối
HSMC.

˗

˗

˗

˗

˗
˗
˗
˗
˗
˗
˗

˗

1.5.2 Đặc điểm kỹ thuật của KIT DE2-115
Cyclone® IV EP4CE115
+ 114.480 phần tử logic (Les)
+ 3,888 Bộ nhớ nhúng (Kbit)
+ 266 Số nhân 18 x 18 nhúng
+ 4 PLL đa năng
+ 528 cổng I / O
Thiết bị cấu hình và mạch USB-Blaster
+ Thiết bị cấu hình nối tiếp EPCS64
+ Mạch USB-Blaster trên board
+ Hỗ trợ cấu hình chế độ JTAG và AS
Thiết bị nhớ
+ SDRAM 128 MB (32Mx32bit)
+ SRAM 2MB (1Mx16)
+ Flash 8MB (4Mx16) với chế độ 8 bit

+ 32Kbit EEPROM
Công tắc và chỉ báo
+ 18 công tắc và 4 nút ấn
+ 18 đèn led đỏ và 9 đèn led xanh
+ 8 led 7 đoạn
Âm thanh
+ Bộ mã hóa / giải mã 24 bit (CODEC)
+ Jack cắm đầu vào, đầu ra và đầu vào micrô
Hiển thị: màn hình LCD 16x2
Mạch đồng hồ
+ Ba đầu vào đồng hồ dao động 50 MHz
+ Đầu nối SMA (đầu vào / đầu ra đồng hồ bên ngoài)
Ổ cắm thẻ SD: Cung cấp chế độ SD SPI và 4 bit để truy cập Thẻ SD
Hai cổng Ethernet Gigabit
+ Tích hợp 10/100/1000 Gigabit Ethernet
+ Hỗ trợ lõi Ethernet công nghiệp
Thẻ gác lửng tốc độ cao 172 pin (HSMC) Các tiêu chuẩn I / O có thể định cấu
hình (mức điện áp: 3,3 / 2,5 / 1,8 / 1,5V)
USB loại A và B
+ Cung cấp bộ điều khiển máy chủ và thiết bị tương thích với USB 2.0
+ Hỗ trợ truyền dữ liệu ở tốc độ tối đa và tốc độ thấp
+ Trình điều khiển PC có sẵn
Cổng mở rộng 40 chân: Các tiêu chuẩn I / O có thể định cấu hình (mức điện áp:
3,3 / 2,5 / 1,8 / 1,5V)

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 15/77

˗
˗
˗
˗
˗
˗

Đầu ra VGA: VGA DAC (bộ ba tốc độ cao)
Đầu nối nối tiếp DB-9: Cổng RS232 có điều khiển lưu lượng
Đầu nối PS / 2: Đầu nối PS / 2 để kết nối chuột hoặc bàn phím PS2 với DE2-115
Điều khiển từ xa: Module thu hồng ngoại
Đầu nối TV-in: Bộ giải mã TV (NTSC / PAL / SECAM)
Công suất
+ Đầu vào DC của máy tính để bàn
+ Bộ điều chỉnh chuyển mạch và bước xuống LM3150MH

Hình 1-8: KIT DE2-115[3]

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 16/77

CHƯƠNG 2. SƠ ĐỒ KHỐI
VÀ XÂY DỰNG CÁC LỆNH
CHO CHIP
2.1 Giới thiệu chung:

Hình 2-1: Sơ đồ khối của chip

˗

Khối chương trình đếm (Program Counter): đếm từ 0000 đến 1111, giám sát địa
chỉ của lệnh đang hoạt động. Ban đầu, bộ đếm chương trình được đặt 0000, vì

˗

vậy bộ vi xử lý bắt đầu với vị trí đầu tiên của bộ nhớ.
Khối chương trình bộ nhớ (Program Memory): chứa chương trình, mỗi chương
trình có định dạng là 8 bit với 4 bit quan trọng nhất đại diện cho lệnh và 4 bit còn

˗

lại dành cho dữ liệu.
Khối tích lũy A (Accumulator A): là một thanh ghi 4 bit, được sử dụng để lưu trữ
một trong các phép toán số học, khối tích lũy cũng lưu trữ trung gian kết quả tính
toán của bộ vi xử lý. Khi có yêu cầu (Enable A), kết quả sẽ được đưa và đường

˗

bus nội bộ.
Khối tích lũy B (Accumulator B): cũng là một thanh ghi 4 bit, được sử dụng để
chứa số hạng thứ 2 của phép toán số học. Ngoài ra, khối này được thêm vào bộ

˗

tích lũy A để sử dụng phép toán trừ hai số hạng.
Khối số học ( Arirthmeti Unit): thực hiện các phép toán số học

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 17/77

˗

+
+
+
Khối

Phép cộng (Addition): S = A + B
Phép trừ (Subtraction): S = B + ~A +1
Phép logic (And, Or): S = A and B, S = A or B
thanh ghi ngõ vào (Input Register): kích thước 4 bit, cho phép truyền dữ

˗

liệu từ ngoài vào bộ vi xử lý.
Khối thanh ghi ngõ ra (Output Register): kích thước 4 bit, lệnh ở thanh ghi được
thực hiện cuối cùng sẽ đưa kết quả từ đường bus nội bộ để hiển thị kết quả cuối
cùng. Thanh ghi thường được nối với một bộ hiển thị.

Hình 2-2: Bộ điều khiển tín hiệu Enable

˗

Các hoạt động của chip dựa trên đường bus nội bộ ( IB – Internal Bus) dùng để
đưa một tín hiệu Enable cho phép thực thi hoạt động đó. Ví dụ, bộ tích lũy A sử
dụng tín hiệu cho phép “Enable A” khi Enable A bật lên mức cao, dữ liệu trong

˗

bộ tích lũy A sẽ được đẩy vào đường bus nội bộ.
Các tín hiệu kiểm soát này được cung cấp bởi khối vi điều khiển, đóng vai trò cơ
bản trong hoạt động của bộ vi xử lý.

Bảng 2-1: Bốn khối điều khiển của đường bus nội bộ

Enable Signal Mô tả
EnableA
Cho phép bộ tích lũy A kiểm soát đường bus
EnableAlu

Đưa kết quả của phép tính số học ( Add, Sub, And và Or) và

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 18/77

EnableInstr

đường bus

EnableIn

Đưa dữ liệu 4 bit chứa câu lệnh vào đường bus
Cho phép đưa dữ liệu đầu vào ở bên ngoài vào đường bus bên
trong

˗

2.2 Các lệnh thực thi trong chip vi xử lý
Mỗi lệnh trong con chip thực hiện một chuỗi bốn hoạt động vi mô bên trong, còn
được gọi là vi lệnh. Do đó thời gian thực hiện của mỗi lệnh có thể chia thành 4
pha (T1 – T4), mỗi pha tương ứng với một vi lệnh. Hai giai đoạn đầu tiên được
gọi là chuỗi nạp, hai giai đoạn cuối cùng được gọi là chuỗi thực hiện lệnh.

Hình 2-3: Thực hiện 1 lệnh bao gồm 4 vi lệnh nhỏ riêng biệt
Bảng 2-2: Thực hiện 1 lệnh dựa trên 4 pha

Pha
Pha 1
Pha 2
Pha 3
Pha 4

Tên gọi
Mô tả
Trạng thái địa chỉ
Nội dung của vị trí bộ nhớ mong muốn được tải vào
Trạng thái tăng
Thực

thi

bước

một
Thực thi bước hai

thanh ghi lệnh.
Chương trình đếm địa chỉ bắt đầu tăng lên. Thanh ghi
lệnh cung cấp bộ giải mã vi cấu trúc với lệnh.
Tùy vào từng lệnh, bộ vi xử lí thực hiện bước đầu
của chuỗi thực thi.
Bộ vi xử lí thực hiện bước hai của chuỗi thực thi

˗

2.2.1 Lệnh không hoạt động – No Operation (NOP = 0000)
Lệnh không hoạt động không có ảnh hưởng, không sửa đổi nội dung trên bất kì

˗

thanh ghi nào.
Chuỗi nạp ứng với quyền truy cập vào bộ nhớ (ReadMem = 1) và tải lệnh tương
ứng (LoadInstr = 1) trong pha 1. Trong pha 2, lệnh được lưu trữ trước đó trong

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 19/77

bộ nhớ sẽ được gửi vào bộ vi điều khiển (EnableInstr = 1) ngay khi bộ đếm tăng
˗

lên (ProCount = 1).
Vì lệnh “Không hoạt động” không ảnh hưởng đến bất kỳ thanh ghi nội bộ nào
nên chuỗi thực thi (pha 3, pha 4) không tương ứng với bất kỳ hoạt động cụ thể
nào.

Hình 2-4: Thực thi các vi lệnh tương ứng lệnh NOP

˗

2.2.2 Lệnh cộng – Addition (ADD = 0001)
Giá trị của bộ tích lũy A được thêm vào lệnh như 1 tham số đi kèm. Kết quả phép
cộng được cập nhật trên bộ tích lũy A. Phép cộng thực hiện cộng 4 bit, số nhớ
được bỏ qua. Ví dụ, với A = 2, lệnh “ADD3” tương ứng với S = 3 + A, nên S = 3
+ 2. Kết quả cuối cùng giá trị của S là 5.

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 20/77

˗

Bộ cộng được thực hiện giữa giá trị trong bộ tích lũy A và dữ liệu 4 bit như 1
tham số được đi kèm trong lệnh cộng. Do đó, phép cộng được thực thi với dữ
liệu chứa trong bộ tích lũy B (Pha 3), sau đó bộ số học sẽ yêu cầu thực hiện cộng
giữa bộ tích lũy A và B (Pha 4), cuối cùng kết quả tính toán sẽ được chuyển về

lại bộ tích lũy A khi có cạnh lên của xung clock ở pha 4.

Hình 2-5: Thực thi các vi lệnh tương ứng lệnh ADD

˗

2.2.3 Lệnh trừ - Subtraction (SUB = 0010)
Thực hiện giống với lệnh cộng, kết quả phép trừ được cập nhật trên bộ tích lũy A,

˗

phép trừ 4 bit và cũng bỏ qua số nhớ.
Pha thực thi lệnh trừ giống với pha thực thi của lệnh cộng, chỉ khác là ngõ vào
OpCode = 01.

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 21/77

˗

2.2.4 Lệnh và – And (AND = 1000)
Chuỗi nạp vào chuỗi thực thi của lệnh AND giống với 2 lệnh cộng trừ, khi ngõ
vào OpCode = 10, 2 giá trị dữ liệu sẽ thực hiện phép AND với nhau.
Bảng 2-3: Bảng trạng thái phép AND 2 số nhị phân 1 bit

S =
AB

˗

A
and

B
0 0 0
0 1 0
1 0 0
1 1 1
Quy tắc AND 2 số nhị phân 4 bit:
+ Cho A[3..0], B[3..0], tính S = A and B.
+ Thực hiện phép AND 2 số nhị phân của A và B có trọng số tương ứng với
nhau S[3] = A[3] and B[3], S[2] = A[2] and B[2], S[1] = A[1] and B[1],
S[0] = A[0] and B[0].
+ Dựa vào bảng trạng thái phép AND 2 số nhị phân 1 bit, có kết quả S.

Hình 2-6: Ví dụ về phép AND 2 số nhị phân 4 bit

˗

2.2.5 Lệnh hoặc – Or (OR = 1001)
Tương đương với lệnh AND, nhưng với OpCode = 11, bộ số học sẽ thực hiện
phép OR 2 số nhị phân 4 bit.
Bảng 2-4: Bảng trạng thái phép OR 2 số nhị phân 1 bit

S =
AB

A
or

B
0 0 0
0 1 1

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 22/77

˗

1 0 1
1 1 1
Quy tắc OR 2 số nhị phân 4 bit giống như quy tắc AND 2 số nhị phân 4 bit.

Hình 2-7: Ví dụ về phép OR 2 số nhị phân 4 bit

˗

2.2.6 Lệnh nhận ngõ vào – Get Input (IN = 0100)
Dữ liệu nhập ở cổng vào sẽ được đưa vào bộ tích lũy A ở pha thứ 3. Ở pha thứ 4,
tất cả các thanh ghi không hoạt động.

Hình 2-8: Thực thi các vi lệnh tương ứng lệnh IN

2.2.7 Lệnh xuất ngõ ra – Give Output (OUT = 0011)

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 23/77

˗

Dữ liệu của bộ tích lũy A được chuyển đến ngõ ra thông qua đường bus nội bộ
trong pha thứ 3. Cổng ngõ ra là một thanh ghi 4 bit ghi nhớ giá trị đầu ra và xuất
ra kết quả lên mạch hiển thị bên ngoài. Bộ xử lí không hoạt động trong pha thứ 4.

Hình 2-9: Thực thi các vi lệnh tương ứng lệnh OUT

˗

2.2.8 Lệnh nạp bộ tích lũy A – Load Accumulator A (LDA = 0101)
Lệnh nạp bộ tích lũy A với giá trị đưa ra như 1 tham số. Ví dụ, lệnh LDA 9 là
chuyển giá trị 9 (1001 ở dạng nhị phân) sang bộ tích lũy A. Bốn bit giá trị được
đưa vào đường bus nội bộ sau đó mới được chuyển sang bộ tích lũy. Không có
hoạt động trong pha thứ 4.

˗

2.3 Bộ nhớ chương trình
Bộ nhớ chương trình chứa tối đa 8 bit, nơi lưu trữ các lệnh thực thi, mỗi lệnh sẽ
dài 8 bit. Mỗi lệnh sẽ được chia thành 2 phần: 4 bit đầu sẽ là 4 bit mã lệnh, 4 bit
cuối sẽ là 4 bit dữ liệu.

Hình 2-10: Mỗi lệnh chia làm 4 bit lệnh và 4 bit dữ liệu
Bảng 2-5: Ví dụ về cộng 2 số nhị phân 4 bit

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 24/77

OpCode

OpCode

LDA 2

(nhị phân)
0101 | 0010

(Hexa)
0 x 52

ADD 1

0001 | 0001

0 x 11

OUT

0010 | 0000

0 x 30

NOP

0000 | 0000

0 x 00

Câu lệnh

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS


ĐỒ ÁN TỐT NGHIỆP
Trang 25/77

CHƯƠNG 3. THIẾT KẾ CÁC
KHỐI CHỨC NĂNG

˗

3.1 Bộ tích lũy A
Bộ tích lũy A bao gồm 4 flip- flop D, thanh nghi ngõ ra là các giá trị
aluA0..aluA3 để thực hiện phép toán số học. Dữ liệu ở bộ tích lũy sẽ được đẩy
qua đường bus nội bộ khi kích EnableA, sử dụng biến tần 3 trạng thái để thiết lập
điều kiện cho EnableA. Tín hiệu latchA cho phép truyền dữ liệu đầu vào (thông
qua bàn phím) tới bộ tích lũy A khi rơi vào cạnh xuống của xung clock.

Hình 3-1: Sơ đồ khối tích lũy A

THIẾT KẾ CHIP VXL 4 BIT DÙNG CÔNG NGHỆ CMOS