ĐIỆN tử VIỄN THÔNG chuong 4 1 ghep noi he thong vi xu ly 8086 voi bo nho khotailieu

CHƯƠNG 4: GHÉP NỐI
HỆ THỐNG VI XỬ LY
Phạm Thế Duy



GHÉP NỐI HỆ THỐNG VI XỬ LY
 Giới

thiệu về bộ nhớ.
 Ghép nối vi xử lý với bộ nhớ


Các thuật ngữ về bộ nhơ
 Dung


lượng

Kbit, Mbit, Gbit

 Tổ

chức bộ nhớ



Các đường địa chỉ - Address lines



Các đường dữ liệu - Data lines

 Tốc


độ/ Định thời: Speed / Timing

Thời gian truy cập - Access time

 Khả

năng ghi dữ liệu - Write
ability


ROM



RAM


Các loại bộ nhơ ROM
 Mask

Rom

 PROM

– OTP

 EPROM

– UV_EPROM

 EEPROM
 Flash

memory


Các loại bộ nhơ RAM
 SRAM
 DRAM
 NV-RAM


SRAM – CMOS



Internal lithium battery



Control circuitry to monitor Vcc


Các vi mạch nhơ - Memory
Chip

 8K

SRAM
 to be
specific:


8Kx8 bits SRAM

A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A 10
A 11
A 12
OE
WE
CS1
CS2

I/O0
I/O
I/O

I/O
I/O
I/O
I/O
I/O

6264

1
2
3
4
5
6
7


Sơ đồ khối 6264


Bảng mô tả hoạt động của
6264


Vi mạch nhơ ROM 2764
 8K

EPROM
 Dung lượng:


8Kx8 bits EPROM

A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A 10
A 11
A 12
G
P
C
VPP

Q0
Q 1
Q 2
Q 3
Q 4
Q 5
Q 6
Q 7

2764


Sơ đồ khối 2764

Chip enable
Output enable


Các chế độ hoạt động


Lập trình cho 2764








Sau khi xoá bằng đèn tia cực tím UV-EPROM):
 Tất cả các bit trong M2764A có mức 1.
Chỉ có một cách duy nhất biến bit 0 thành 1
là bằng đèn tia cực tím (ultraviolet light
erasure)
Chế độ lập trình được chọn khi:
 VPP cấp 12.5V
 E và P có mức thấp TTL
Cấp dữ liệu tới các chân dữ liệu, địa chỉ tới

các chân địa chỉ và cấp xung lập trình.


Các chân tín hiệu của 8088
MN / MX

AD0
AD 1
AD 2
AD 3

READY
CLK
RESET

AD 4
AD 5
AD 6

TEST

AD 7
HLDA
A8
HOLD
NMI

A
A
A

A
A
A

8088
A
A
A
A

A9
10
11
12
13
14
15

16 / S3
17 / S4
18 / S5
19 / S6
SSO
DEN
DT / R
IO / M
RD

INTR

WR
ALE
INTA


Các chân nguồn và GND
 Vcc

– chân 40
 Gnd – chân 1 và 20


Các chân địa chỉ - Address
Pins
 AD0..AD7
 A8..A15
 A19/S6,

A16/S3

A18/S5, A17/S4,


Các chân dữ liệu - Data Pins
 AD0..AD7


Các chân điều khiển Control Pins








MN/MX’ (input)
 Cho phép chọn chế đ9o65 hoạt động của CPU
 MIN mode: cấu hình tối thiểu không có đồng xử ly
 MAX mode – có đồng xử ly toán học
READY (input)
 Khi tác động mức thấp CPU sẽ chuyển qua trạng thái chờ trong các chu kỳ
truy cập BUS.
CLK (input)
 Cung cấp xung định thời cơ bản cho CPU
RESET (input)
 CPU kế thúc trạng thái hoạt động hiện hành
 Cần giữ mức cao trong ít nhất 4 chu kỳ clock


Các chân điều khiển Control Pins
 TEST’


Khi cung cấp mức cao CPU sẽ ngưng hoạt động
cho tơi khi hết mức cao.

 HOLD


(input)

Ngõ vào yêu cầu DMA từ DAM controller

 HLDA


(input)

(output)

Ngõ ra chấp nhận yêu cầu DMA.


Các chân điều khiển ngắt Control Pins
 INTR


(input)

Ngõ vào yêu cầu ngắt - Interrupt request

 INTA’


Ngõ vào chấp nhận yêu cầu ngắt - Interrupt
Acknowledge

 NMI


(output)

(input)

Ngõ vào yêu cầu ngắt không che được
Non-maskable interrupt


Các chân điều khiển bộ nhơ và
vào ra Memory/IO Control Pins






DEN’ (output)
 Data Enable – cho phép dữ liệu
 Tác động mức thấp khi CPU truy cập dữ liệu bên ngoài
DT/R’ (output)
 Data Transmit/Receive –Truyền nhận dữ liệu
 Khi tác động mức cao, chiều truyền dữ liệu từ vi xử ly tơi
bộ nhơ/vào ra.
 Khi tác động mức thấp, CPU đọc dữ liệu từ bộ nhơ hoặc
vào ra.
IO/M’ (output)
 Input Output/Memory
 Khi truy cập I/O CPU tác động tín hiệu này mức cao
 Khi truy cập bộ nhơ CPU tác động tín hiệu này mức thấp

Các tín hiệu điều khiển bộ nhơ
và vào ra
 RD’


Khi đọc dữ liệu từ ngoài vào CPU tác động tín hiệu này
mức thấp

 WR






(output)

Khi ghi dữ liệu ra ngoài CPU tác động tín hiệu này mức
thấp

 ALE


(output)

(output)

Address Latch Enable – cho phép cài địa chỉ

CPU cung cấp tín hiệu này mức cao để cài các dữ liệu
qua các bộ cài.
Khi ở mức cao các đường AD0..AD7, A19/S6, A18/S5,
A17/S4, A16/S3 là các tín hiệu địa chỉ.


Tín hiệu xung đồng hồ - Clock
Signal
 Cung

cấp để CPU định thời
các hoạt động và đồng bộ các
tín hiệu của chúng.
 Cần cấp vào xung vuông có
tần số không đổi và tốt nhất
có 2/3 chu kỳ nhiệm vụ.


8086 Signals


Bộ cung cấp các tín hiệu Clock, Reset và
Ready
5V

R

RES

X1

RESET

X2

OSC

C

MN / MX

AD0

READY

AD 1
AD 2

CLK

AD 3

RESET

AD 4
AD 5

TEST

AD 6

AD 7

HLDA
A8

F/C
PCLK

8284

HOLD
NMI

A9
A 10
A 11
A 12

EF1
CSYNC

8088

RDY1
CLK

A 13
A 14
A 15
A 16 / S3

AEN1

A 17 / S4
A 18 / S5
A 19 / S6

RDY2
READY

SSO

AEN2

DEN
DT / R
IO / M

ASYNC

RD
WR
INTR

ALE
INTA


Minimum Mode

DEN
DT / R

AD7 - AD0

A15 - A8

8088
A19/S6 - A16/S3

ALE
RD
IO / M
WR