Bài giảng Kỹ thuật số (Digital Engineering) (Chương 3: Các mạch tổ hợp) - Cao Thị Thu Hương
Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (3.1 MB, 183 trang )
C
KỸ THUẬT SỐ
T
(DIGITAL ENGINEERING)
H
☺: Cao Thị Thu Hương
:
: A1-1310
T
C
H
C
T
H
NỘI DUNG HỌC PHẦN KỸ THUẬT SỐ
ĐẠI SỐ LOGIC
CÁC CỔNG LOGIC
CÁC MẠCH TỔ HỢP
CÁC MẠCH DÃY
© Cao Thị Thu Hương - NEU
2
KỸ THUẬT SỐ
(DIGITAL ENGINEERING)
C
CHƯƠNG 3:
T
CÁC MẠCH TỔ HỢP
H
☺: Cao Thị Thu Hương
:
: A1-1310
T
C
H
C
T
H
CHƯƠNG 3: CÁC MẠCH TỔ HỢP
3.1. Phân tích và thiết kế các mạch tổ hợp
3.2. Bộ so sánh
3.3. Mạch số học
3.4. Bộ hợp kênh và phân kênh
3.5. Mạch chuyển mã
3.6. Mạch tạo và kiểm tra chẵn lẻ
3.7. Mạch tạo mã và giải mã Hamming
3.8. Sử dụng công cụ mô phỏng để thiết kế mạch
© Cao Thị Thu Hương - NEU
4
C
T
H
Giới thiệu
❖Hệ logic được chia thành 2 lớp hệ:
▪ Hệ tổ hợp:
• Tín hiệu ra chỉ phụ thuộc tín hiệu vào ở hiện tại → Hệ không nhớ
• Hệ tổ hợp chỉ cần thực hiện bằng những phần tử logic cơ bản
▪ Hệ dãy:
• Tín hiệu ra không chỉ phụ thuộc tín hiệu vào ở hiện tại mà còn phụ
thuộc quá khứ của tín hiệu vào → Hệ có nhớ
• Mạch thực hiện của hệ dãy bắt buộc phải có các phần tử nhớ. Ngoài
ra còn có thể có thêm các phần tử logic cơ bản.
© Cao Thị Thu Hương - NEU
5
C
T
H
Nguyên tắc
❖Một hệ tổ hợp phức tạp có thể thực hiện bằng cách mắc các
phần tử logic cơ bản theo nguyên tắc:
▪ Đầu ra của một phần tử logic có thể nối vào một hoặc nhiều đầu vào
của các phần tử logic cơ bản khác.
▪ Không được nối trực tiếp 2 đầu ra của 2 phần tử logic cơ bản lại với
nhau.
© Cao Thị Thu Hương - NEU
6
C
T
H
CHƯƠNG 3: CÁC MẠCH TỔ HỢP
3.1. Phân tích và thiết kế các mạch tổ hợp
3.2. Bộ so sánh
3.3. Mạch số học
3.4. Bộ hợp kênh và phân kênh
3.5. Mạch chuyển mã
3.6. Mạch tạo và kiểm tra chẵn lẻ
3.7. Mạch tạo mã và giải mã Hamming
3.8. Sử dụng công cụ mô phỏng để thiết kế mạch
© Cao Thị Thu Hương - NEU
7
C
T
H
CHƯƠNG 3: CÁC MẠCH TỔ HỢP
3.1. Phân tích và thiết kế các mạch tổ hợp
3.2. Bộ so sánh
3.3. Mạch số học
3.4. Bộ hợp kênh và phân kênh
3.5. Mạch chuyển mã
3.6. Mạch tạo và kiểm tra chẵn lẻ
3.7. Mạch tạo mã và giải mã Hamming
3.8. Sử dụng công cụ mô phỏng để thiết kế mạch
© Cao Thị Thu Hương - NEU
8
C
T
H
3.1. Phân tích và thiết kế các mạch tổ hợp
❖ 3.1.1. Phân tích mạch tổ hợp
❖ 3.1.2. Thiết kế mạch tổ hợp
© Cao Thị Thu Hương - NEU
9
C
T
H
3.1.1. Phân tích mạch tổ hợp
❖Phân tích mạch logic tổ hợp là đánh giá, phê phán một mạch
đó. Trên cơ sở đó, có thể rút gọn, chuyển đổi dạng thực hiện
của mạch điện để có được lời giải tối ưu theo một nghĩa nào
đấy.
❖Mạch tổ hợp có thể bao gồm hai hay nhiều tầng, mức độ phức
tạp của của mạch cũng rất khác nhau.
▪ Nếu mạch đơn giản thì tiến hành lập bảng trạng thái, viết biểu thức,
rút gọn, tối ưu (nếu cần) và cuối cùng vẽ lại mạch điện.
▪ Nếu mạch phức tạp thì tiến hành phân đoạn mạch để viết biểu thức,
sau đó rút gọn, tối ưu (nếu cần) và cuối cùng vẽ lại mạch điện.
© Cao Thị Thu Hương - NEU
10
C
T
H
3.1.1. Phân tích mạch tổ hợp
❖Ví dụ: Phân tích mạch logic sau và tối ưu mạch
A
B
C
A
B
C
F
A
B
C
A
B
C
© Cao Thị Thu Hương - NEU
11
C
T
H
3.1.1. Phân tích mạch tổ hợp
❖Viết biểu thức hàm và thực hiện rút gọn:
A
B
C
A
B
C
A
B
C
A
B
C
→ Sơ đồ mạch:
© Cao Thị Thu Hương - NEU
12
C
T
H
3.1.1. Phân tích mạch tổ hợp
❖Thực hiện tối ưu về dạng toàn NAND:
→ Từ đó vẽ được mạch sau:
A
B
A
C
F
C
B
© Cao Thị Thu Hương - NEU
13
C
T
H
3.1.1. Phân tích mạch tổ hợp
❖Sơ đồ trên chưa thực sự tối ưu vì vẫn sử dụng 2 loại cổng
NAND (NAND 2 lối vào và NAND 3 lối vào)
→ phải tối ưu về dạng NAND 2 lối vào:
F = AB + AC + BC = A ( B + C ) + BC
→ sơ đồ mạch:
© Cao Thị Thu Hương - NEU
= A( B + C ) + BC = A.B.C.BC
14
C
T
H
3.1.1. Phân tích mạch tổ hợp
❖ Tính đa chức năng của cổng NOR:
© Cao Thị Thu Hương - NEU
15
C
T
H
3.1.1. Phân tích mạch tổ hợp
❖ Tính đa chức năng của cổng NAND
© Cao Thị Thu Hương - NEU
16
C
T
H
Ví dụ
❖ Ví dụ 1: Cho hình vẽ sau:
a) Viết biểu thức hàm ra F.
b) Xây dựng bảng trạng thái.
c) Tối ưu hóa mạch.
© Cao Thị Thu Hương - NEU
17
C
T
H
Ví dụ
❖ Ví dụ 2: Cho hàm logic F = A.B + B.C + A.C
▪ a) Viết lại biểu thức F theo cấu trúc toàn NAND.
▪ b) Viết lại biểu thức F theo cấu trúc toàn NOR.
▪ c) Vẽ mạch logic hàm F theo cấu trúc toàn NAND và toàn NOR.
© Cao Thị Thu Hương - NEU
18
C
T
H
Ví dụ
❖Ví dụ 3: Viết biểu thức hàm ra F của mạch điện sau và lập
bảng trạng thái tương ứng:
© Cao Thị Thu Hương - NEU
19
C
T
H
Ví dụ
❖Ví dụ 4: Cho hình vẽ sau:
▪ Viết biểu thức hàm F.
▪ Lập bảng trạng thái.
▪ Tối ưu mạch về dạng toàn NAND.
© Cao Thị Thu Hương - NEU
20
C
T
H
3.1.2. Thiết kế mạch tổ hợp
❖ Phương pháp thiết kế logic các mạch tổ hợp là các bước cơ bản tìm ra sơ
đồ mạch điện logic từ các yêu cầu nhiệm vụ đã cho.
© Cao Thị Thu Hương - NEU
21
C
T
H
3.1.2. Thiết kế mạch tổ hợp
❖ Quá trình thiết kế nói chung của mạch tổ hợp gồm các bước:
Bảng
Karnaugh
Vấn đề
logic thực
Bảng
trạng thái
Rút gọn hàm logic
Biểu thức
logic
© Cao Thị Thu Hương - NEU
Tối thiểu
hóa
Biểu thức
logic
Sơ đồ
logic
Tối thiểu
hóa
22
C
T
H
3.1.2. Thiết kế mạch tổ hợp
❖5 bước chính của quá trình thiết kế:
▪ Bước 1: Phân tích yêu cầu
• xác định đầu vào, đầu ra và mối quan hệ logic giữa hàm và biến.
© Cao Thị Thu Hương - NEU
23
C
T
H
3.1.2. Thiết kế mạch tổ hợp
❖5 bước chính của quá trình thiết kế:
▪ Bước 2: Bảng trạng thái:
• Từ các yêu cầu cụ thể liệt kê thành bảng biểu diễn quan hệ tương
ứng giữa trạng thái tín hiệu đầu vào và trạng thái hàm số đầu ra →
đây là bảng chức năng
• Thay các giá trị logic cho trạng thái (dùng các ký hiệu 0 và 1 thay
cho các trạng thái tương ứng) của đầu vào và đầu ra → Kết quả có
bảng trạng thái.
– Từ một bảng chức năng có thể được các bảng trạng thái khác
nhau, nếu thay giá trị logic khác nhau.
© Cao Thị Thu Hương - NEU
24
C
T
H
3.1.2. Thiết kế mạch tổ hợp
❖5 bước chính của quá trình thiết kế:
▪ Bước 3: Biểu thức logic:
• Với các tổ hợp trạng thái tín hiệu đầu vào không thể có hay bị
cấm, → ở bảng bảng chức năng hoặc bảng trạng thái thì:
– Có thể không liệt kê
– Có thể liệt kê, nhưng tại đầu ra, ở trạng thái tương ứng ghi dấu “X” hoặc dầu “-”
• Thường sử dụng các trạng thái đánh dấu “X” hoặc dầu “-” để tối
thiểu hoá hàm logic.
© Cao Thị Thu Hương - NEU
25
