Phân tích nguyên lý làm việc của bộ nhớ RAM chuẩn SDRAM

Bài tập lớn mơn Kiến trúc máy tính

TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI
KHOA CÔNG NGHỆ THÔNG TIN
- - -  - - -

Bài tập lớn mơn:

ĐỀ TÀI: PHÂN TÍCH NGUYÊN LÝ HOẠT ĐỘNG CỦA BỘ NHỚ RAM
CHUẨN SDRAM.
• Giảng viên hướng dẫn: Th.s Nguyễn Tuấn Tú
• Lớp: KTPM2 – K6
• Nhóm thực hiện: Nhóm 9
• Thành viên nhóm:
1. Trần Thị Thu Huệ
2. Đặng Việt Hùng
3. Đinh Thị Như Hương
4. Nguyễn Hữu Hưng

Hà Nội, tháng 5 năm 2012.

1

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính

MỤC LỤC
CHƯƠNG 1: MỞ ĐẦU....................................................................2
CHƯƠNG 2: CƠ SỞ LÝ THUYẾT...............................................3

2.1. Sơ lược về bộ nhớ máy tính..............................................................3
2.1.1. Bộ nhớ máy tính.......................................................................3
2.1.1.1. Bộ nhớ ROM...................................................................4
2.1.1.2. Bộ nhớ RAM.....................................................................5
2.1.2. Cấu tạo một Chip nhớ..............................................................8
2.1.3. Cách thức truy cập Chip nhớ...................................................9
2.1.4. Dung lượng RAM tối đa và Memory Bank..............................9
2.1.5. Dual Channel và Single Channel............................................10
2.1.6. Memory Timing........................................................................11
2.2. Các thông số của RAM.....................................................................12
2.2.1. Tốc độ.......................................................................................12
2.2.2. Độ trễ........................................................................................12
2.2.3. Tần số.......................................................................................13
2.2.4. Chu kỳ chuỗi............................................................................13
2.3. SDRAM.............................................................................................14
2.3.1. Giao diện phần cứng SDRAM.................................................14
2.3.2. Đồng bộ SDRAM......................................................................15
2.3.4. Tốc độ Modun..........................................................................16
2.3.5. SDRAM Timing........................................................................17

CHƯƠNG 3: NGUYÊN LÝ LÀM VIỆC CỦA SDRAM.............21
3.1. Chu kỳ đọc dữ liệu......................................................................21
3.2. Chu kỳ ghi dữ liệu.......................................................................22
3.3. Quá trình Refresh bộ nhớ...........................................................23
3.4. Lệnh đọc/ghi cho SDRAM..........................................................23

CHƯƠNG 4: CÁCH CHỌN MUA VÀ SỬ DỤNG RAM............27
4.1. Chọn mua RAM..........................................................................27
4.2. Một số lưu ý.................................................................................29
4.3. Kinh nghiệm.................................................................................30

2

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính

CHƯƠNG 1: MỞ ĐẦU
Để góp một phần nho nhỏ giúp mọi người hiểu sâu hơn về bộ nhớ máy tính
(cụ thể là bộ nhớ trong), nhóm 9 xin được trình bày sơ lược về bộ nhớ trong của
máy tính và sâu hơn là bộ nhớ RAM chuẩn SDRAM. Bài viết này của chúng em
cịn nhiều thiếu sót mong mọi người góp ý thêm.
Bài tập được hoàn thành nhờ sự cộng tác của các thành viên nhóm 9, sự
tham khảo tài liệu từ Internet cùng tài liệu và sự hướng dẫn của thầy Nguyễn Tuấn
Tú – Giảng viên, Thạc sĩ trường Đại học Công nghiệp Hà Nội.
Cấu trúc bài tập này gồm các phần sau:
• Phần thứ nhất chỉ ra các khái niêm cơ bản về kiến trúc hệ thống nhớ máy
tính, bộ nhớ RAM, ROM,…
• Phần thứ hai sẽ đi sâu vào tìm hiểu các thơng số kỹ thuật của bộ nhớ máy
tính và bộ nhớ RAM và SDRAM.
• Phần thứ ba sẽ đi sâu vào nghiên cứu nguyên lý làm việc của RAM chuẩn
SDRAM.
• Và trong phần bốn, cũng là phần cuối nhóm sẽ góp ý thêm một chút cho
các quý vị độc giả về cách chọn mua và sử dụng RAM.
….  ….

3

Nhóm 9 – Lớp KTPM2.K6

Bài tập lớn mơn Kiến trúc máy tính

CHƯƠNG 2: CƠ SỞ LÝ THUYẾT
2.1. Sơ lược về bộ nhớ máy tính.
2.1.1. Bộ nhớ máy tính.
Bộ nhớ máy tính bao gồm các hình thức, phương thức để lưu dữ được dữ
liệu của máy tính một cách lâu dài (khi kết thúc một phiên làm việc của máy
tính thì dữ liệu khơng bị mất đi), hoặc lưu dữ liệu tạm thời trong quá trình làm việc
của máy tính (khi kết thúc một phiên làm việc của máy tính thì bộ nhớ này bị mất
hết dữ liệu).
Bộ nhớ được điều khiển bởi một mạch có tên gọi là Memory controller.
Mạch này nằm bên trong chipset (chip cầu bắc – hoặc MCH, Memory Controller
Hub) đối với các CPU của Intel, và bên trong CPU đối với các CPU của AMD
(CPU được thiết kế trên kiến trúc AMD64; CPU của AMD cũ như Athlon XP sử
dụng cùng lược đồ như các CPU của Intel). RAM được kết nối với memory
controller thông qua một số dây. Các dây này được chia thành ba nhóm: nhóm dữ
liệu, nhóm địa chỉ và nhóm điều khiển. Các dây làm chức năng bus dữ liệu sẽ
mang dữ liệu được đọc (nghĩa là được truyền tải từ bộ nhớ sang memory
controller, sau đó đến CPU) hoặc được ghi (nghĩa là được truyền tải từ memory
controller đến bộ nhớ, từ CPU). Các dây đóng vai trị bus địa chỉ có nhiệm vụ chỉ
dẫn cho các mođun nhớ vị trí chính xác (địa chỉ nào) dữ liệu sẽ được trích rút hoặc
được lưu. Cịn các dây điều khiển gửi các lệnh đến các mođun nhớ, chỉ dẫn cho
chúng kiểu hoạt động nào đang được thực hiện - cho ví dụ, nếu nó là một hoạt
động ghi (lưu) hoặc hoạt động đọc. Dây quan trọng khác có trong bus điều khiển là
tín hiệu clock nhớ. Chúng ta cùng xem lại tóm tắt trong hình bên dưới. Hình vẽ sau
được dựa trên hệ thống của Intel. Các CPU của AMD có memory controller bên
trong CPU, vì vậy bus nhớ đến trực tiếp từ CPU mà không cần trung gian.

Cách thức truy cập bộ nhớ trong máy tính

4

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính
Khi nói tới bộ nhớ máy tính, có rất nhiều người chưa hiểu hết được hay biết
rõ được bộ nhớ máy gồm những gì. Để định hình hệ thống nhớ của máy tính,
chúng ta xem mơ hình phân cấp hệ thống nhớ sau:

HỆ THỐNG
NHỚ
CPU

BỘ NHỚ
TRONG

CACHE

BỘ NHỚ
NGỒI

Trong đó bộ nhớ trong gồm:
• Bộ nhớ ROM - Read Only Memory.
• Bộ nhớ RAM - Random Access Memory.
Bộ nhớ chính được đặt giữa bộ nhớ Cache và bộ nhớ ngồi, là nơi lưu trữ thơng
tin cho bộ nhớ Cache và sẽ được đưa vào bộ nhớ Cache ngay sau khi CPU truy
nhập thông tin trong bộ nhớ Cache, hoặc cũng có thể là nơi truy xuất thơng tin

trực tiếp CPU khi CPU khơng tìm thấy thơng tin trong bộ nhớ Cache. Bộ nhớ này
còn gọi là bộ nhớ bán dẫn.
Bộ nhớ chính được chia làm 2 loại: ROM, RAM.

1.2.1.1.Bộ nhớ ROM – Read Only Memory.
ROM là bộ nhớ chỉ đọc (khi mới ra đời), hiện nay loại bộ nhớ này đã có thể
đọc/ghi bình thường. Đặc trưng lớn nhất của bộ nhớ này là thông tin vẫn cịn ngay
cả khi mất nguồn ni và là bộ nhớ truy nhập ngẫu nhiên.

ROM chips A4000T v40.70

Bộ nhớ EPROM với cửa sổ nhỏ để xóa dữ liệu
Theo lịch sử phát triển, có 5 loại bộ nhớ ROM:
• ROM mặt nạ (maskable ROM): là loại bộ nhớ ROM được cài sẵn thông tin
khi sản xuất và mãi mãi thông tin này khơng thay đổi được.
5

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính
• PROM – Programmable ROM: là loại bộ nhớ khơng có thơng tin khi sản
xuất, xong người dùng có thể ghi thơng tin được 1 lần bằng thiết bị chuyên
dùng, nếu ghi sai thì bỏ. CD có thể gọi là PROM.
• EPROM – Erasable PROM: một dạng cao hơn của PROM, khi sản xuất
cũng khơng có thơng tin nhưng trong qua trình sử dụng có thể ghi bằng thiết
bị chuyên dùng và xóa thơng tin cũ bằng tia cực tím cho nên khá tốn kém và
khơng phải ai cũng có thể trang bị được. Dạng CD-Erasable là một điển
hình.
• EEPROM – Electrically EPROM: đây là dạng cao hơn của EPROM, đặc

điểm nổi bật của loại này là thơng tin có thể ghi/xóa nhiều lần bằng
software thay vì hardware. CD-Rewritable tương tự loại ROM này.
• Flash Memory (bộ nhớ tia chớp): giống như EEPROM nhưng chỉ cho
phép đọc/ghi cả khối. Ngày nay bộ nhớ này tương tự USB.

1.2.1.2. Bộ nhớ RAM – Random Access Memory.
Là loại bộ nhớ thay đổi được, dữ liệu có thể ghi vào hoặc đọc ra và cũng là bộ
nhớ truy nhập ngẫu nhiên như ROM. Đặc điển đặc trưng nhất của bộ nhớ này là
mất nguồi điện ni thì thơng tin cũng mất.

Một số thanh RAM.
Có 2 loại RAM chính:
• SRAM (Static RAM – RAM tĩnh): là loại RAM lưu trữ dữ liệu mà không
cần cập nhật thường xuyên, được xây dựng trên các mạch điện tử flip-flop.
SRAM có các đặc điểm sau:
o Thông tin ổn định.
o Tốc độ nhanh.
o Dung lượng IC nhỏ.
Trong máy tính SRAM được dùng làm Cache L1, L2 nên chúng ta khơng tìm hiểu
trong phần này.
• DRAM (Dynamic RAM – RAM động): là loại RAM lưu trữ dữ liệu cần cập
nhật thường xuyên (làm tươi lại – refresh), được xây dựng trên cơ sở nhớ là
các tụ điện. DRAM có các đặc điểm sau:
o Thông tin không ổn định.
o Tốc độ chậm.
o Dung lượng IC lớn.
o Giá thành thấp.
Trong máy tính DRAM dùng để thiết kế ra bộ nhớ chính. Dung lượng thẻ nhớ vào
khoảng 16Mbyte hoặc hơn, tốc độ truy nhập nhanh (50-150 ns). Nhược điểm của
thẻ nhớ DRAM là khối năng lượng tiêu thụ lớn và khơng tách rời nguồn ni.

6

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính
DRAM được dùng chủ yếu để mở rộng bộ nhớ làm việc của máy in Laser và máy
tính xách tay.
a. Phân loại DRAM.
DRAM được chia làm 2 loại: SDRAM và RDRAM.
SDRAM (Synchronous Dynamic RAM): SDRAM lại gồm 3 loại chính là
SDRRAM, DDRRAM và một số thế hệ sau của DDR.
- SDR SDRAM (Single Data Rate SDRAM) thường được gọi là “SDR”, có 168
chân. Được dùng trong các máy vi tính cũ, có bus speed chạy cùng với clock speed
của memory chip nay đã nỗi thời.

SDR SDRAM với khe cắm 3 múi
- DDR SDRAM (Double Data Rate SDRAM) còn được gọi tắt là “DDR”, có 184
chân. DDR là cải tiến của SDR, có tốc độ gấp đôi SDR nhờ vào việc truyền tải 2
lần trong một chu kỳ bộ nhớ.

DDR SDRAM với khe cắm được chia thành 2 múi
- DDR2 SDRAM (Double Data Rate 2 SDRAM) cịn gọi tắt là DDR2, có 240
chân. Là thế hệ sau của DDR, có tốc dộ truyền tải gấp đơi DDR vì bus speed cao
gấp đơi clock speed. DDR2 sử dụng mức điện áp 1,8V.

DDR2 SDRAM cũng thương tự DDR SDRAM

Một thanh DDR3 SDRAM bọc vỏ tản nhiệt
7

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính
- DDR3 SDRAM (Double Data Rate 3 SDRAM) cũng có 240 chân như DDR2
SDRAM song nó lại có tốc độ bus cao hơn DDR2 nhiều. Mức điện áp quy đinh
đối với DDR3 là 1,5V. Có tốc độ bus là 800/1066/1333/1600 Mhz, số bit dữ liệu là
64bits. Chuẩn DDR3 cho phép sử dụng với các chip nhớ có dung lượng từ 512M
tới 8G.

- RDRAM (RAMbus Dynamic RAM): Được gọi tắt là "Rambus". Đây là
một loại DRAM được thiết kế kỹ thuật hoàn toàn mới so với kỹ thuật
SDRAM. RDRAM hoạt động đồng bộ theo một hệ thống lặp và truyền dữ
liệu theo một hướng. Một kênh bộ nhớ RDRAM có thể hỗ trợ đến 32 chip
DRAM. Mỗi chip được ghép nối tuần tự trên một module gọi là RIMM
(RAMbus Inline Memory Module) nhưng việc truyền dữ liệu được thực hiện
giữa các mạch điều khiển và từng chip riêng biệt chứ không truyền giữa các
chip với nhau.

Chip RAM
Bus bộ nhớ RDRAM là đường dẫn liên tục đi qua các chip và module trên bus,
mỗi module có các chân vào và ra trên các đầu đối diện. Do đó, nếu các khe cắm
khơng chứa RIMM sẽ phải gắn một module liên tục để đảm bảo đường truyền
được nối liền. Tốc độ RAMbus đạt từ 400-800MHz. RAMbus tuy không nhanh
hơn SDRAM là bao nhưng lại đắt hơn rất nhiều nên có rất ít người dùng. RDRAM
phải cắm thành cặp và ở những khe trống phải cắm những thanh RAM giả cho đủ.

Một thanh Rambus với 2 rãnh liền trên khe cắm
b. Cách nhận biết các loại RAM chuẩn SDRAM.

8

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính
SDR SDRAM : thanh RAM loại này có 168 chân với 2 khe cắt ở phần chân cắm.
Hiện chỉ còn 2 tốc độ PC100 và PC133. Xem hình trên.
RDRAM : thanh RAM loại này có 184 chân với 2 khe cắt ở giữa. Do tốc độ cao,
tỏa nhiệt dữ, RDRAM luôn phải cặp kè với một miếng nhơm tản nhiệt. Với cấu
hình “kênh đôi” (dual-channel), RDRAM bắt buộc phải chạy cặp 2 thanh một và
khơng được bỏ trống hai khe cịn lại (nên phải dùng hai thanh RDRAM giả, gọi là
CRIMM - Continuity RIMM).

DDR-SDRAM : thanh RAM của DDR có tới 184 chân nhưng chỉ có 1 khe cắt. Nó
cũng dùng một kênh đơn như SDRAM nên có thể chạy độc lập, từng thanh một.

Các thế hệ sau của DDR SDRAM không khác mấy so với thế hệ đầu của thẻ
RAM, chúng mang đặc trưng của DDR RAM. Xem hình:

2.1.2. Cấu tạo một Chip nhớ.
9

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính
Gồm:
- RAS (Row Address Strobe) Là tín hiệu để xác định địa chỉ nhớ theo hàng.

- CAS (Column Address Strobe) là tín hiệu để xác định địa chỉ nhớ theo cột.
- Address Bus là đường truyền tín hiệu RAS và Cas.
- Data Bus là đường truyền dữ liệu giữa Memory Controler và chip nhớ.
- Khi cần truy xuất đến 1 địa chỉ nhớ bất kì Memory Controler sẽ gửi các tín hiệu
RAS và CAS tương xứng đến Chip nhớ tương ứng với dữ liệu cần lấy.

2.1.3. Cách thức truy cập Chip nhớ.
- Tín hiệu RAS sẽ được Mem Control truyền theo Address bus.
- Khi RoW Addr Latch nhận được tín hiệu RAS. Nó sẽ chuyển tín hiệu này sang
Row Address Decoder (Bộ phận giải mã địa chỉ nhớ theo hàng) để giải mã địa chỉ
Row cần được truy xuất.
- Row này sẽ được kích hoạt.
- Sau đó tín hiệu CAS sẽ được gửi đến Column Address Latch và tương tự
Column cần được truy xuất được kích hoạt.
- Mặc định là Write Enable Deactived (Ko có trong hình vẽ) dữ liệu sẽ được đọc
theo Data Bus đi về Memory Controler.
- Nếu Write Enable được Active thì dữ liệu sẽ được ghi.
Chính cách thức truy xuất dữ liệu này mà sẽ dẫn đến Delay tạo nên Memory
Timming sẽ được nhắc đến ở phần sau.

2.1.4. Dung lượng RAM tối đa và Memory Bank.
Các Module (Thanh RAM) có thể dựa trên các chip x4, x8 hoặc x16, x4 và x8
muốn nói đến bus width của chip nhớ tức là đồng thời chip nhớ có thể cho ra bao
nhiêu bit dữ liệu. Hầu hết các hệ thống hiện nay đều sử dụng loại x8 hoặc x16. Các
hệ điều hành 32bit có khả năng quản lí địa chỉ nhớ trong 32bit kết hợp với CPU
32bit có khả năng đánh dấu địa chỉ nhớ trong 32bit. Tức là sẽ có 2 32 địa chỉ nhớ
được đánh dấu và quản lí. 232 = 4294967296 ~ 4Gb địa chỉ nhớ. Tương ứng với
mỗi địa chỉ nhớ là 8bit (x8). Như vậy lượng RAM tối đa mà 1 hệ thống 32 bit có
thể có là 4Gb * 8 = 4GB. Đối với các hệ điều hành 64 bit kết hợp với hệ thống 64
bit có khả năng đánh dấu và quản lí địa chỉ nhớ trong 64bit. Tức là lượng RAM tối

đa là có 4GB*232 (do 264 gấp 232 là 232 lần). Một con số thật khủng khiếp phải
không. Chuẩn mỗi location (địa chỉ nhớ) ứng với 8bit là do IBM đưa ra. Nhưng
sau này thì đã có các chip x16 nên lượng RAM tối đa với hệ thống 32bit trên lý
thuyết sẽ cao hơn 4GB nhiều nhưng trên thực tế với 4GB cũng là đã khó kiếm dc
BIOS hỗ trợ.
Với 1 Chip RAM có kí hiệu 32M x 8 thì có thể hiểu 32M là có 32 triệu location
(32M) mỗi location là 8 bit (x8) nên chip RAM này có dung lượng 32Mbyte.
Tương tự với các kĩ hiệu khác như 16Mx16 64M x 4. Có thể chúng ta sẽ thắc mắc,
Data Bus width của RAM là 64 bit. Tương xứng với mỗi địa chỉ nhớ là 8 bit. Vậy
làm thế nào mà CPU tận dụng được 64 bit bus width này. Một Module RAM gồm
nhiều chip Trong đó 8 chip hợp lại tạo thành một Bank (đối với loại chip x8) và cả
16 chip hợp thành một Bank (đối với loại chip x4) hoặc 4 chip hợp thành một
BANK đối với loại x16. Đây là hình minh họa cho một BANK đối với chip x8.
Khi cần nạp dữ liệu CPU sẽ nạp toàn bộ dữ liệu vào một Bank. Như vậy cả 64
bit dữ liệu sẽ được phân đều trên 8 chip x8. Trên chỉ là một ví dụ để làm rõ chức
năng của Bank. Trên thực tế một SDRAM (không phải là SDR-SDRAM) chip có
10

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính
khoảng 60 pin. Ngoài các pin cho địa chỉ, điều phối và điện tiêu thụ thì sẽ cịn 16
pin để truyền dữ liệu. Như vậy 4 Chip này đã đủ hợp thành một BANK để lấp đầy
64 bit dữ liệu cho CPU.
Ở chế độ Single Channel sẽ chỉ có một Bank duy nhất được truy cập vào cùng
1 thời điểm. Nhưng ở chế độ Dual Channel sẽ có tới hai Bank ở hai DIMM khác
nhau được truy cập cùng một lúc. Điều này đã làm cải thiện băng thơng của tồn
bộ hệ thống.

2.1.5. Dual Channel và Single Channel.
Dual channel là công nghệ cho phép memory controller có thể mở rộng độ
rộng của bus dữ liệu từ 64 đến 128 bit. Hãy coi mọi thứ vẫn được duy trì tương tự
(ví dụ về tốc độ clock chẳng hạn), khi đó tốc độ truyền tải lý thuyết lớn nhất của
bộ nhớ sẽ được gấp đôi khi sử dụng công nghệ này. Tốc độ truyền tải theo lý
thuyết lớn nhất (MTTR) được tính theo cơng thức:
MTTR = tốc độ clock thực x dữ liệu được truyền tải trên mỗi chu kỳ x
số bit được truyền tải trên mỗi chu kỳ/8.
Hoặc:
MTTR = tốc độ clock của DDR x số bit được truyền tải trên mỗi chu
kỳ/8.
Tốc độ truyền tải ở đây chỉ là “lý thuyết”. Khi tính toán, chúng ta cần thừa nhận,
sự truyền tải dữ liệu nào đó sẽ xuất hiện tại mỗi chu kỳ clock, thực tế thì khơng
bao giờ xảy ra vì khơng có memory controller và CPU nào truyền tải 100% dữ liệu
theo thời gian.
Trên các hệ thống hỗ trợ công nghệ dual-channel, bus dữ liệu của bộ nhớ
được mở rộng thành 128 bit. Điều này có nghĩa rằng trên các hệ thống như vậy sẽ
có 128 dây kết nối giữa memory controller và các socket của bộ nhớ. Các dây này
được gán nhãn từ D0 đến D127. Vì mỗi mođun nhớ chỉ có thể chấp nhận 64 bit
trên mỗi chu kỳ nên sẽ có hai mơđun nhớ được sử dụng để lấp đầy bus dữ liệu 128
bit. Như vậy Dual channel làm việc bằng cách truy nhập vào cả hai mođun một
cách song song cùng thời điểm.

Cách làm việc của Dual Channel
11

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính

Cách làm việc của Single Channel
Cịn Single Channel là hệ thống khơng hỗ trợ tính năng Dual Channel. Khi
nói rằng bus dữ liệu của bộ nhớ là 64-bit thì điều đó có nghĩa rằng 64 dây đó (dây
vật lý trên bo mạch chủ) sẽ kết nối memory controller và các socket của bộ nhớ.
Các dây này được gán nhãn từ D0 đến D63. Bus dữ liệu của bộ nhớ được chia sẻ
cho tất cả các socket nhớ. Các bus địa chỉ và bus điều khiển sẽ kích hoạt đúng
socket nhớ dựa vào địa chỉ nơi dữ liệu phải được lưu hay được đọc.

2.1.6. Memory Timing.
Chúng ta thường nghe mọi người nhắc đến RAM Timings kiểu 2-2-2-5-1T hay
3-3-3-8-2T và là một trong những tiêu chí để chọn RAM đối với dân OverClocker.
Vậy thực chất những con số này có ý nghĩa gì?
Cas Latency (TCL) (Số thứ 1): Là khoảng thời gian (tính theo cycle) từ khi
CAS được Active cho đến khi dữ liệu bắt đầu được truyền trong Data Bus. Chính
vì thế mà đây được coi là 1 chỉ số hết sức quan trọng. Để hiểu rõ hơn về Cas
Latency có thể nhìn hình sau:
NOP - No Operation (khơng hoạt động): Vì sao xen kẽ giữa các lệnh READ
lại kèm theo các NOP. Lý do rất đơn giản là tốc độ của CPU thường cao hơn so
với tốc độ xử lí của RAM. Chính vì thế mà giữa các lệnh READ CPU phải chèn
theo các lệnh No Operation để RAM có thời gian xử lí và cung cấp đủ dữ liệu
trước khi tiếp nhận 1 lệnh mới.
Ras to Cas delay (TRCD) (Số thứ 2): Nếu nhìn vào cách truy xuất RAM ở
trên thì các bạn có thể dễ dàng hiểu ngay đây là khoảng thời gian nhỏ nhất từ khi
RAS được active cho đến khi CAS được active.
Ras precharge time (TRP) (Số thứ 3): Trước đây trong các chip RAM đời
cũ thì cứ sau mỗi lần Row active nó sẽ bị deactived ngay lập tức và phải sau 1
khoảng vài cycle để precharge nó mới được active trở lại hoặc Row khác được
active. Nhưng đối với các chip RAM bây giờ có thêm chế độ FAST PAGE
MODE. Với FPM thì Row sẽ được active cho đến khi dữ liệu cần nằm ở Row

khác. Lúc này RoW này sẽ được deactive. Và Row chứa dữ liệu cần sẽ phải mất 1
khoảng thời gian precharge trước khi được actived. Đay chính là TRP.

12

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính
Min Ras Active Time (TRAS)(Số thứ 4): Do đảm bảo vấn để về nhiệt độ
nên sau 1 khoảng thời gian Actived thì Row phải được Shutdown. Đây là delay
giữa khoảng thời gian Row bị deactive trước khi nó được actived trở lại.
Comand Rate (1T hay 2T): Là khoảng thời gian giữa Chip RAM được chọn
và lệnh được gửi đến Chip RAM đó. Đây là các latency quan trọng nhất ngồi ra
cịn có nhiều timing RAM khác không được đề cập ở đây.
Mỗi thanh RAM đều có các chỉ số mặc định do nhà sản xuất đưa ra nhằm đảo
bảo RAM hoạt động ổn định nhất và được ghi vào SPD EEPROM và BIOS được
mặc định nhận chỉ số này tự động. Dĩ nhiên là có thể thay đổi các timing này nếu
BIOS hỗ trợ nhưng việc thay đổi khơng có kinh nghiệm sẽ dẫn đến hỏng RAM
hoặc hệ thống hoạt động không ổn định.

2.2. Các thơng số của RAM.
2.2.1. Tốc độ.
Đây có lẽ là khái niệm được người dùng quan tâm nhất, tuy nhiên có người
thắc mắc về cách gọi tên, đối với DDR thì có hai cách gọi theo tốc độ MHz hoặc
theo băng thơng. Ví dụ, khi nói DDR333 tức là thanh RAM đó mặc định hoạt động
ở tốc độ 333MHz nhưng cách gọi PC2700 thì lại nói về băng thơng RAM, tức là
khi chạy ở tốc độ 333MHz thì nó sẽ đạt băng thông là 2700MB/s (trên lý thuyết).
Thường ở Việt Nam thơng dụng các loại RAM có bus 333 và 400, những
loại có bus cao hơn thường xuất hiện ở những loại cao cấp như Kingston HyperX,

Corsair , Mushkin LV nhưng nói chung khá hiếm.Khi lắp một thanh RAM vào
máy thì ta phải đảm bảo Mainboard có hỗ trợ tốc độ của RAM mà ta định sử dụng.
Sự khác biệt trong danh mục tốc độ giữa các ứng dụng hệ thống (mô-đun
cấp) và SDRAM (thành phần cấp) chủ yếu là do các yêu cầu hỗ trợ hai tùy chọn độ
trễ CAS. Đối với một bus 66 MHz bộ nhớ, -10 SDRAMs (với một tần số tối đa là
66 MHz tại CL = 2) được sử dụng cho một CAS oftwo độ trễ. Các diễn đàn 100
MHz bus bộ nhớ, 8A, 8B, 8C SDRAMs được sử dụng cho một độ trễ CAS của ba,
và 8E-được sử dụng cho một độ trễ CAS của hai.

2.2.2. Độ trễ.
CAS Latency là khái niệm mà người dùng thắc mắc nhiều nhất. Trước đây,
khi đi mua RAM, người mua thường chỉ quan tâm tới tốc độ hoạt động như
100MHz hay 133MHz nhưng gần đây, khái niệm CAS đang dần được người dùng
để ý bởi nó đóng vai trị khá quan trọng vào tốc độ xử lý tổng thể của hệ thống, đặc
biệt trong ép xung. Vậy CAS là gì? CAS là viết tắt của “Column Address Strobe”
(địa chỉ cột). Một thanh DRAM được coi như một ma trận của các ơ nhớ (bạn có
thể hình dung như một bảng tính excel với nhiều ơ trống) và dĩ nhiên mỗi ơ nhớ sẽ
có toạ độ (ngang, dọc). Như vậy bạn có thể đốn ngay ra khái niệm RAS (Row
Adress Strobe)là địa chỉ hàng nhưng do nguyên lý hoạt động của DRAM là truyền
dữ liệu xuống chân nên RAS thường không quan trọng bằng CAS. Khái niệm độ
trễ biểu thị quãng thời gian bạn phải chờ trước khi nhận được thứ mình cần. Theo
từ điển Merriam-Webster thì latency có nghĩa là 'khoảng thời gian từ khi ra lệnh
đến khi nhận được sự phản hồi'. Vậy CAS sẽ làm việc như thế nào? CAS Latency
có ý nghĩa gì? Để hiểu khái niệm này, chúng ta sẽ cùng điểm nhanh qua cách thức
bộ nhớ làm việc, đầu tiên chipset sẽ truy cập vào hàng ngang (ROW) của ma trận
bộ nhớ thông qua việc đưa địa chỉ vào chân nhớ (chân RAM) rồi kích hoạt tín hiệu
RAS. Chúng ta sẽ phải chờ khoảng vài xung nhịp hệ thống (RAS to CAS Delay)
13

Nhóm 9 – Lớp KTPM2.K6

Bài tập lớn mơn Kiến trúc máy tính
trước khi địa chỉ cột được đặt vào chân nhớ và tín hiệu CAS phát ra. Sau khi tín
hiệu CAS phát đi, chúng ta tiếp tục phải chờ một khoảng thời gian nữa (đây chính
là CAS Latency) thì dữ liệu sẽ được tìm thấy. Điều đó cũng có nghĩa là với CAS 2,
chipset phải chờ 2 xung nhịp trước khi lấy được dữ liệu và với CAS3, thời gian
chờ sẽ là 3 xung nhịp hệ thống.
Bạn sẽ thắc mắc như vậy phải chăng CAS2 nhanh hơn CAS3 tới 33%,
không đến mức như vậy bởi có rất nhiều yếu tố ảnh hưởng đến hiệu năng tổng thể
của bộ nhớ điển hình như:
+ Chuỗi xử lý thơng tin: kích hoạt RAS, chờ khoảng thời gian trễ RAS-toCAS Delay và CAS Latency.
+ Truy cập bộ nhớ theo chuỗi: đôi khi chipset sẽ đọc dữ liệu trong bộ nhớ
RAM theo chuỗi (burst) như vậy rất nhiều dữ liệu sẽ được chuyển đi một lần và tín
hiệu CAS chỉ được kích hoạt một lần ở đầu chuỗi.
+ Bộ vi xử lý có bộ đệm khá lớn nên chứa nhiều lệnh truy cập và dữ liệu;
do đó thơng tin được tìm kiếm trên bộ đệm trước khi truy cập vào RAM và tần số
dữ liệu cần được tìm thấy trên bộ đệm (hit-rate) khá cao (vào khoảng 95%).
Nói tóm lại việc chuyển từ CAS 3 sang CAS 2 sẽ tăng hiệu năng xử lý cho
tất cả các ứng dụng. Những chương trình phụ thuộc vào bộ nhớ như game hay ứng
dụng đồ họa sẽ chạy nhanh hơn. Điều này đồng nghĩa với việc những thanh RAM
được đóng dấu CAS2 chắc chắn chạy nhanh hơn những thanh RAM CAS3. Nếu
bạn dự định mua đồ chơi cho một cuộc đua ép xung hay đơn giản chỉ cần hệ thống
đạt tốc độ tối ưu, hãy chọn RAM CAS2 nhưng nếu chỉ là cơng việc văn phịng,
CAS 3 hồn tồn vẫn đáp ứng yêu cầu.

2.2.3. Tần số.
Thường thì khi nhắc tới khái niệm tần số làm tươi (RAM Refresh Rate),
người ta thường nghĩ ngay đến màn hình máy tính, tuy nhiên bộ nhớ DRAM
(Dynamic Random Access Memory) cũng có khái niệm này. Như bạn đã biết

module DRAM được tạo nên bởi nhiều tế bào điện tử, mỗi tế bào này phải được
nạp lại điện hàng nghìn lần mỗi giây vì nếu khơng dữ liệu chứa trong chúng sẽ bị
mất. Một số loại DRAM có khả năng tự làm tươi dữ liệu độc lập với bộ xử lý
thường được sử dụng trong những thiết bị di động để tiết kiệm điện năng.
Không giống như DDR, khơng có tần số đồng hồ tối thiểu cho SDRAM bất
kể cấp tốc độ. Tần số đồng hồ tối thiểu được tìm thấy trong các kết quả đặc điểm
kỹ thuật DDR từ các DLL đang được sử dụng để sắp xếp các dữ liệu và nhấp nháy
với đồng hồ. SDRAM thiết bị khơng sử dụng một DLL, do đó, tối thiểu là LCK
hạn chế là không cần thiết. Thiết bị SDRAM có thể được chạy ở tốc độ gần như
bất kỳ miễn là các thông số AC thời gian được đáp ứng. Hai thời gian giới hạn hạn
chế tần số đồng hồ tối thiểu là Refresh và tRAS MAX. Điều này cho phép tần số
hoạt động để di chuyển từ tối đa quy định trong bảng dữ liệu vào trong phạm vi
kHz.

2.2.4. Chu kỳ chuỗi.
Việc cho ra đời cách đọc dữ liệu theo từng chuỗi (Burst Mode) đã giúp khắc
phục nhiều nhược điểm và tăng hiệu năng cho RAM, chu kì của chuỗi ngắn hơn
rất nhiều chu kì trang của RAM loại cũ. Chu kì của chuỗi cũng được coi như là
chu kì xung nhịp của SDRAM và chính vì thế nó được coi như thang xác định cho
tốc độ của RAM bởi đó là khoảng thời gian cần thiết giữa các lần truy xuất dữ liệu
14

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính
theo chuỗi của RAM. Những con số -12, -10, -8... ghi trên các chip RAM cho biết
khoảng thời gian tối thiểu giữa mỗi lần truy xuất dữ liệu: nhãn -12 xác định chu kì
truy cập dữ liệu của RAM là 12ns (nano-giây) đồng nghĩa với việc tốc độ hoạt
động tối đa của RAM sẽ là 83MHz. Thường RAM có tốc độ cao sẽ sử dụng chip

RAM có chu kì truy xuất thấp nhưng với chu kì truy xuất thấp chưa chắc RAM đã
có thể hoạt động ở tốc độ cao do còn phụ thuộc vào nhiều yếu tố khác. Do đó đơi
khi bạn sẽ gặp trường hợp thanh RAM có tốc độ thấp nhưng khi đem vào ‘thử lửa’
ép xung thì lên được tốc độ cao hơn nhiều so với những loại RAM mặc định dán
nhãn tốc độ cao.

2.3. SDRAM.
2.3.1. Giao diện phần cứng SDRAM.
Giao diện phần cứng từ SDRAM của MPC8XX được ghép kênh địa chỉ
bởi UPM. Sơ đồ 1 minh hoạ giao diện này sử dụng 2 thiết bị MT48LC8M16A2
SDRAM trong một bus rộng 32-bit:

Và khi sử dụng một thiết bị TSOP54 PACKAGE SDRAM bus16-bit:

Như đã đề cập trước đó, các yếu tố hình thức cho bộ nhớ DRAM / SDRAM
và thanh ghi SDRAM 168-pin DIMM phù hợp để cho phép chèn vào cùng một ổ
15

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính
cắm DIMM. Cụ thể hơn, khóa cạnh bên trái các chân được chuyển sang bên phải
của trung tâm trên tất cả các phiên bản mơ-đun (Hình bên dưới). Ngồi ra, JEDEC
có xác định một loạt các mô-đun độ cao từ 1,0 inch đến 1,5 inch. Chiều cao mơđun có thể khác nhau dựa trên mật độ mơ-đun và cấu hình.

Giao diện SDRAM

2.3.2.Đồng bộ SDRAM.
Các thiết bị SDRAM được sử dụng trên mơ-đun có cốt lõi của một DRAM

tiêu chuẩn với việc bổ sung quan trọng của logic điều khiển đồng bộ. Đồng bộ hóa
tất cả các đầu vào và đầu ra đồng hồ hệ thống đơn giản hoá việc thiết kế giao diện
chipset / bộ nhớ, cho phép nó được dựa trên hoạt động đơn giản, máy nhà
nước. Ngoài ra, bằng cách sử dụng đồng bộ kỹ thuật ta có thể cải thiện tiếng ồn hệ
thống bởi vì đầu vào được chốt bằng đồng hồ hệ thống và khơng cấp theo định
hướng.Vì tất cả thời gian được dựa trên cùng một đồng bộ clock. Khi lập trình
SDRAM, nhà thiết kế có thể cải thiện bus sử dụng bởi vì đầu ra SDRAM có thể
được đồng bộ để xử lý.
Những module này cung cấp một chế độ chụp với thời gian chu kỳ bùng nổ
nhanh hơn đáng kể ở tần số cao hơn so với thời gian chu kỳ liên quan tới FPM
hoặc EDO. Sử dụng SDRAM truy cập tự tăng lên và một chế độ đăng ký để xác
định trình tự địa chỉ cột sau khi các vị trí bộ nhớ đầu tiên truy cập vào một
trang. Khai thác địa chỉ định trước cho phép các hoạt động DRAM được thực hiện
nhanh hơn sau khi truy cập đầu tiên kể từ khi thời gian để thiết lập địa chỉ cột tiếp
theo trong thời gian bên ngoài được loại bỏ. Ngoài ra, tùy chọn chiều dài và độ trễ
nổ lập trình cho phép tùy chỉnh các thiết kế chức năng quan trọng cho các yêu cầu
hệ thống. SDRAM có nhiều kiến bank nhớ nội bộ có thể làm tăng dung lượng lưu
trữ dữ liệu và loại bỏ những khoảng trống dữ liệu bởi vì các bank nhớ xen kẽ ẩn
có hiệu quả thời gian Precharge của một bank bằng cách truy cập dữ liệu thơng
qua việc khác. Bảng dãy tần số trong bank:

16

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính
2.3.3. Tốc độ Modun.
Trong gia đoạn phát triển đầu tiên của mô-đun SDRAM, danh pháp tốc độ
của nó cịn trong tình trạng lộn xộn. Khơng có định nghĩa nhất qn được sử dụng

bởi nhà sản xuất hoặc bởi những người sử dụng. Tuy nhiên, đó là một chủ đề phổ
biến mà khi hiểu được có thể giúp ta biết được các tên gọi liên quan khác. Trên
thực tế ngành công nghiệp đã chuẩn tốc độ cho SDRAM xác định là sử dụng khả
năng ghi nhận riêng biệt. Sử dụng 66 MHz, 83 MHz và 100 MHz (15ns, 12ns,
10ns,) có tình trạng ấn tượng hơn -6 và -7 (tương ứng với 60ns, 70ns). Như vậy,
khả năng ép xung được sử dụng: -15 đến 66 MHz, -12 cho 83 MHz, -10 cho 100
MHz, với hiệu suất DRAM được đặt trong các chi tiết kỹ thuật. Thật không may,
mỗi nhà sản xuất đưa ra tham số thời gian của DRAM khác nhau ở một mức độ
trong SDRAM. Để hợp nhất vấn đề, SDRAM được lập trình cho một trong hai độ
trễ CAS (giới hạn AA, tốc độ DRAM cho ra dữ liệu) hoặc một trong ba độ trễ
CAS (hạn chế LCK, ép xung tần số tối đa). Như có thể quan sát thấy trong hình
bên dưới, 66 MHz bus dữ liệu yêu cầu một SDRAM -10 đến cung cấp một độ trễ
CAS của hai tại 66 MHz. 66 MHz SDRAM chỉ có thể hỗ trợ 50 MHz tốc độ dữ
liệu tại một độ trễ CAS hai. Vì vậy, thiết kế hệ thống 66 MHz đã được thúc đẩy sử
dụng 100 MHz (-10) SDRAM 66 MHz hoặc có thêm một độ trễ clock để sử dụng
66 MHz (-15) SDRAM trong một hệ thống 66 MHz, với biên độ rất ít. Xem hình:

Biểu đồ mối quan hệ giữa độ trễ và bus dữ liệu
Sự khác biệt trong danh mục tốc độ giữa các ứng dụng mục tiêu và các
SDRAM chủ yếu do hỗ trợ các yêu cầu cho hai tùy chọn độ trễ CAS. Hình bên
dưới mơ tả tiêu chuẩn đã tồn tại trên thực tế như thế nào. Đối với bộ nhớ bus 66
MHz, -10 SDRAM được sử dụng cho hai tùy chọn độ trễ CAS và -12 SDRAM
được sử dụng cho ba tùy chọn độ trễ CAS. Đối với một bộ nhớ có bus 100 MHz,
8A, 8B, 8C SDRAMs được sử dụng cho ba tùy chọn độ trễ CAS và 8D và 8E được
sử dụng cho hai tùy chọn độ trễ CAS. Xem hình:

17

Nhóm 9 – Lớp KTPM2.K6

Bài tập lớn mơn Kiến trúc máy tính

Và một biểu đồ quan hệ độ trễ - bus dữ liệu khác
2.3.4. Timings SDRAM.
Timings SDRAM được thử nghiệm và đảm bảo theo tỷ lệ quay nhất
định. Tuy nhiên, khi hàng loạt các mức giá đã vượt q, thời gian quy định khơng
cịn hợp lý. Nếu chậm hơn so với tỷ lệ dự kiến hàng loạt trên clock, lệnh, và tín
hiệu dữ liệu vượt quá các đặc điểm kỹ thuật tối thiểu, thiết lập và giữ biên độ thời
gian có thể khác nhau đáng kể.Bài viết này sẽ thảo luận về các thiết lập thích hợp
và giữ thời gian derating khi tốc độ quay trong thời gian chuyển tiếp vi phạm đặc
điểm kỹ thuật.
a. Thiết lập thời gian.
Thiết lập thời gian lệnh cho SDRAM bus (tCMS) bao gồm tín hiệu CS#,
RAS#, CAS#, WE#, và DQM. Thiết lập thời gian cho các dữ liệu SDRAM bus
TDS bao gồm tín hiệu DQ0 DQ3 (x4), DQ0 DQ7 (x8), và DQ0 DQ15 (xl6). Trong
điều kiện lý tưởng mà thời gian chuyển tiếp tín hiệu đáp ứng cả hai đồng hồ (CLK)
và đặc điểm kỹ thuật dữ liệu / lệnh (tốc độ quay> IV / ns), thiết lập thời gian được
đo từ điểm giữa (1.4V) của tín hiệu tăng hoặc giảm lệnh / dữ liệu trung điểm
(1.4V) của đồng hồ tăng (CLK) cạnh như trong hình bên dưới. Trong hình minh
họa này, các khu vực bóng mờ đại diện cho thời gian bảo lãnh thấp (khu vực dưới
CLK và trên 0,4 V) và thời gian cao (khu vực bên dưới CLK và trên 1.4V). Để đơn
giản hóa minh họa của cả lệnh và dữ liệu bus, tSETUP sẽ được sử dụng để đại diện
cho cả hai thiết lập lệnh (TCMS) và thiết lập dữ liệu (CDS).

Hình minh họa của lệnh và bus dữ liệu
18

Nhóm 9 – Lớp KTPM2.K6

Bài tập lớn mơn Kiến trúc máy tính
b. Giữ thời gian của SDRAM.
Thời gian giữ cho lệnh SDRAM bus (CCH) bao gồm tín hiệu CS# RAS#,
CAS#, WE#, và DQM. Giữ thời gian cho CDH SDRAM bus dữ liệu) bao gồm các
tín hiệu DQ0 DQ3 (x4), DQ0 DQ7 (x8) và DQ0 DQ15 (xl6). Nếu đồng hồ (CLK),
dữ liệu, và lệnh tín hiệu thời gian chuyển tiếp đáp ứng đặc điểm kỹ thuật (tốc độ
quay> IV / ns), tHOLD được đo từ điểm giữa (1.4V) của đồng hồ tăng (CLK) cạnh
trung điểm (i 0,4 V ) của tín hiệu tăng hoặc giảm lệnh / dữ liệu như trong hình
trên. Để đơn giản hóa minh họa của cả hai bus lệnh và dữ liệu, các biểu tượng
MOLD sẽ được sử dụng để đại diện cho cả hai giữ liệu lệnh (tCMH) và dữ liệu
lệnh (tDH).
c. CLK vi phạm tốc độ quay.
Các thiết lập đầu tiên và giữ derating, chúng ta sẽ xem xét là khi clock
(CLK) thời gian chuyển tiếp vượt quá đặc điểm kỹ thuật (hàng loạt tỷ lệ <1 v / ns),
nhưng cả hai lần chuyển đổi lệnh và dữ liệu đáp ứng đặc điểm kỹ thuật. Đối với
các thiết lập, kể từ khi tăng thời gian của CLK là chậm hơn so với dự kiến,
tSETUP phải được tính từ điểm giữa (1.4V) tăng hoặc giảm tín hiệu lệnh / dữ liệu
Vih (MAX) (0,8 V) của CLK tín hiệu tăng (xem hình bên dưới). Điều quan trọng
là phải lưu ý rằng Vih (MAX) (0.8V) được sử dụng để tính tốn tSETUP và không
phải là Vih (MIN) (2.0V). Mặc dù Vih (MIN) là điểm chốt đảm bảo cho một nhà
nước cao, có thể cho DRAM bám bất cứ lúc nào sau khi Vih (MAX) (0.8V). Để
đảm bảo cho trường hợp xấu nhất DRAM đã khơng xác định được một q trình
chuyển đổi CLK cao, Vih (MAX) (0.8V) phải được sử dụng để tính tốn
tSETUP. Trong hình bên dưới, khu vực bóng mờ giữa Vih (MAX) và CLK xác
định khu vực chỉ đảm bảo thấp. Tình trạng này địi hỏi các bộ điều khiển bộ nhớ
đền bù bằng cách thiết lập lệnh và giá trị dữ liệu trước đó để duy trì điều kiện
SETUP một tối thiểu.

Hình minh họa các thiết lập CLK thứ nhất.

Để giữ, tHOLD phải được tính tốn từ các VIH (MIN) (2.0V) của tín hiệu CLK
tăng trung điểm (i 0,4 V) tăng hoặc giảm tín hiệu lệnh / dữ liệu (Xem hình
trên). Lưu ý các khu vực bóng mờ giữa CLK và VIH (MIN) trong trên cho thấy
thời gian chỉ được đảm bảo cao, đó là lý do tại sao VIH (MIN) (2.0V.) Được sử
dụng để tính tốn tHOLD. Tình trạng này làm cho tín hiệu lệnh / dữ liệu được đẩy
ra cịn để duy trì các đặc điểm kỹ thuật tHOLD tối thiểu. Ngun nhân gây ra tình

19

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính
trạng này là do lệnh/dữ liệu đơn được đẩy ra ngoài để duy trì các đặc tHOLD tối
thiểu.
Các thiết lập thứ hai và giải pháp lệnh derating, chúng tôi sẽ xem xét là khi
clock (CLK) thời gian chuyển tiếp đáp ứng đặc điểm kỹ thuật, nhưng thời gian
chuyển tiếp lệnh / dữ liệu vượt quá đặc điểm kỹ thuật (tỷ lệ hàng loạt Đối với một biên của lệnh / dữ liệu, tSETUP phải được tính tốn từ các VIH
(MIN) (2.0V) lệnh / dữ liệu tín hiệu trung điểm (i 0,4 V) tăng CLK cạnh. Đối với
một biên tăng của lệnh / dữ liệu, tHOLD được tính từ điểm giữa (1.4V) của tín
hiệu CLK tăng Vil (MAX) (0,8) của tín hiệu lệnh / dữ liệu. Một biên thuộc lệnh /
dữ liệu đòi hỏi tSETUP được đo từ Vil (MAX) (0.8V) lệnh / dữ liệu tín hiệu trung
điểm (i 0,4 V) tăng CLK cạnh. Đối với một biên thuộc của lệnh / dữ liệu, MOLD
được đo từ điểm giữa (1.4V) của tín hiệu CLK tăng các VIH (MIN) (2.0V) của tín
hiệu lệnh / dữ liệu. Cả hai đang lên và đưa xuống biên lệnh / dữ liệu những tình
huống cuộc tranh tài chính yêu cầu điều khiển bộ nhớ nơi các giá trị lệnh / dữ liệu
trên bus trước đó để đảm bảo các đặc điểm kỹ thuật tSETUP tối thiểu. Bộ điều
khiển bộ nhớ cũng phải giữ lệnh / dữ liệu đơn để duy trì đặc điểm kỹ thuật HOLD
tối thiểu. Xem hình bên dưới:

Hình minh họa các thiết lập CLK thứ hai.
Trường hợp thứ ba chúng tôi sẽ xem xét là khi cả hai clock (CLK) và thời
điểm chuyển tiếp tín hiệu lệnh / dữ liệu vượt quá đặc điểm kỹ thuật. Đối với một
biên tăng của lệnh / dữ liệu, tSETUP được tính tốn từ các VIH (MIN) (2.0V) lệnh
/ dữ liệu VIL (MAX) (0.8V) tăng biên CLK. Đối với một biên thuộc của lệnh / dữ
liệu, tHOLD được tính tốn từ các VIH (MIN) (2.0V) của cạnh CLK tăng lên các
VIH (MIN) (2.0V) của tín hiệu lệnh / dữ liệu. Đối với một biên thuộc của lệnh / dữ
liệu, tSETUP được tính từ VIL (MAX) (0.8V) lệnh / dữ liệu VIL (MAX) (0.8V)
tăng CLK cạnh. Đối với một biên tăng của lệnh / dữ liệu, tHOLD được tính toán từ
các VIH (MIN) (2.0V) tăng biên CLK, VIL (MAX) (0.8V) của tín hiệu lệnh / dữ
liệu tăng lên.
Cả hai đang lên và xuống biên lệnh / dữ liệu những tình huống trong cuộc
tranh tài chính là u cầu điều khiển bộ nhớ nơi các giá trị lệnh / dữ liệu trên bus
trước đó để đảm bảo các đặc điểm kỹ thuật tSETUP tối thiểu. Bộ điều khiển bộ
nhớ cũng phải giữ tín hiệu lệnh / dữ liệu để duy trì đặc điểm kỹ thuật MOLD tối
thiểu.

20

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính

Hình minh họa các thiết lập CLK thứ ba.

….  ….

21

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính

CHƯƠNG 3: NGUN LÝ LÀM VIỆC CỦA SDRAM
Sơ đồ nguyên lý:

Nguyên lý hoạt động: Dữ liệu trong SDRAM được đọc ghi dựa vào mức điện
áp được lưu trong tụ điện của tế bào nhớ. Để đọc ghi dữ liệu, ta căn cứ tín
hiệu điều khiển và hai tín hiệu RAS và CAS để mã hóa địa chỉ bằng bộ mã hóa dữ
liệu. SDRAM hoạt động bằng cách gửi dòng nạp điện qua cột phù hợp (CAS) để
kích hoạt bóng dẫn tại mỗi bit trong cột. Khi ghi, các hàng sẽ chứa trạng thái mà tụ
điện đã mang. Khi đọc, một bộ khuếch đại hướng sẽ xác định mức nạp điện trong
tụ điện. Nếu hơn 50%, nó sẽ đọc là 1. Ngược lại, nó sẽ đọc là 0. Một bộ đếm sẽ
theo dõi trình tự làm tươi dựa trên hàng nào được truy xuất theo thứ tự nào. Quãng
thời gian để làm tất cả việc này là rất nhỏ, do đó nó được biểu diễn bằng đơn vị
nano giây (hàng tỉ của giây). Một chip nhớ có ghi 70ns nghĩa là nó sẽ mất 70 nano
giây để hồn tất q trình đọc và nạp lại điện cho mỗi tế bào. Các tế bào nhớ đơn
độc sẽ là vơ dụng nếu khơng có cách lấy được thơng tin vào và ra của chúng. Do
đó, các tế bào nhớ có một bộ hỗ trợ tồn vẹn trên các mạch chuyên dụng khác.
Những mạch này làm chức năng:
• Nhận biết hàng và cột (chọn địa chỉ hàng và địa chỉ cột).
• Theo dõi trình tự làm tươi (bộ đếm).
• Đọc và lưu tín hiệu từ tế bào (bộ khuếch đại hướng).
• Bảo tế bào xem có nên nhận dịng nạp hay khơng (bật ghi)
Các chức năng khác của bộ điều khiển bộ nhớ bao gồm các tác vụ xác định loại,
tốc độ, dung lượng bộ nhớ và kiểm tra lỗi.

3.1.Chu kỳ đọc dữ liệu.

22

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính
Dữ liệu trong SDRAM được đọc ghi dựa vào mức điện áp được lưu
trong tụ điện của tế bào nhớ.

Giả sử RW đang ở mức cao trong suốt hoạt động đọc. Sau đây là phần mô tả
từng bước hoạt động xảy ra tại những thời điểm trong sơ đồ tín hiệu phía trên:

• t0: MUX bị đưa xuống mức thấp nhất để áp các bit địa chỉ hàng vào đầu địa
chỉ của SDRAM.
• t1: RAS bị đưa xuống mức thấp nhất để nạp địa chỉ hàng vào SDRAM.
•

t2: MUX lên mức cao để đặt địa chỉ cột tại các đầu vào địa chỉ của
SDRAM.

•

t3: CAS xuống thấp để nạp địa chỉ cột vào SDRAM.

•

t4: DRAM đáp ứng lại bằng cách đặt dữ liệu hợp lệ từ vào ô nhớ được chọn
lên đương dữ liệu ra.

•

t5: MUX, RAS, CAS và đường dữ liệu ra trở về trạng thái ban đầu.

3.2. Chu kỳ ghi dữ liệu.

23

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính

Sau đây là phần mô tả từng bước hoạt động xảy ra tại những thời điểm trong sơ đồ
tín hiệu phía trên:
• t1: RAS = NGT nạp địa chỉ hàng vào SDRAM.
• t2: MUX lên mức cao để dặt địa chỉ cột (A7-A13) tại các đầu vào địa chỉ
của DRAM.
• t3: CAS = NGT để nạp địa chỉ cột vào SDRAM.
• t4: Dữ liệu cần ghi được đạt lên đường dữ liệu vào.
• t5: RW bị kích xuống thấp để ghi dữ liệu vào ô nhớ được chọn t6: Dữ liệu
vào bị loại bỏ khỏi dữ liệu vàot7: MUX, CAS, CAS và đường dữ liệu trạng
thái ban đầu.

3.3. Quá trình Refresh bộ nhớ.
Việc refresh SDRAM phải được xảy ra mỗi 2ms để duy trì dữ liệu. Mỗi 1 hàng
phải được kích bởi chân RAS. CAS có thể ở mức cao trong q trình tự làm tươi
để giảm công suất tiêu thụ. Dù đọc hay ghi vào 1 tế bào nào của một hàng đều phải
làm tươi tồn bộ hàng đó. Phương pháp làm tươi phổ biến nhất là làm tươi chỉ

với thực hiện bằng việc lựa chọn một địa chỉ hàng với RAS.

3.4. Lệnh Đọc/Ghi cho SDRAM.
Một khi một hàng (trang) đã được mở cho một bank nhớ cụ thể trong một
SDRAM, quá trình Đọc/Ghi lệnh có thể được thực thi giới hạn bởi việc làm mới và
tRAS (MAX). Tại một số điểm, mở trang phải được đóng cửa, hoặc là để thực hiện
làm mới hoặc để kích hoạt một trang khác. SDRAM địi hỏi trang mở ở một bank
nhớ bị đóng cửa và sạc sẵn trước khi một lệnh thực thi được áp dụng để mở một
trang khác trong cùng một bank nhớ. Chức năng Precharge được thực hiện bằng
tay bằng cách áp dụng các lệnh Precharge hoặc tự động thông qua lệnh Precharge
tự động kết hợp với quá trình Đọc/Ghi lệnh. Một cách khác để xem các chức năng
Precharge SDRAM là so sánh nó với một EDO / FPM DRAM. Với EDO / FPM
DRAM, RAS# LOW sẽ mở ra một trang, và RAS# phải được đưa trở lại cao và
sạc sẵn trước khi đến RAS# sẽ LOW một lần nữa để mở một trang khác. Một chức
năng tương tự xảy ra với SDRAM. Lệnh thực thi sẽ tạo ra một RAS# nội bộ quay
24

Nhóm 9 – Lớp KTPM2.K6


Bài tập lớn mơn Kiến trúc máy tính
LOW để mở một trang trong các bank đã nhắm mục tiêu. RAS nội bộ phải được
đưa trở lại cao và sạc sẵn trước khi một trang khác có thể được mở ra. Các lệnh
Precharge là những gì làm cho nội bộ RAS# để quay LAW và thực hiện các chức
năng Precharge.
Bài viết này chúng em sẽ phân tích chức năng Precharge, cơ chế liên quan
trong quá trình chuyển từ Ghi lệnh thực thi, và hai clock WR yêu cầu chữa cho các
thiết kế tần số cao.Micron ®-8C SDRAM với một trong ba độ trễ của CAS
(thường được gọi là thiết bị PC 3-2-2 100) sẽ được sử dụng để minh họa hoạt động
của tWR.

Áp dụng lệnh Precharge trong quá trình truy cập đọc là một quá trình tương
đối đơn giản trong Micron SDRAM dữ liệu. Tuy nhiên, việc áp dụng lệnh
Precharge trong thời gian truy cập ghi là phức tạp hơn, đặc biệt là nếu khả năng
tương thích trong tương lai cần xem xét. Không giống như lần đọc, yêu cầu chỉ
tRP được đáp ứng, viết yêu cầu của cả hai tWR và tRP được đáp ứng trước khi áp
dụng một lệnh thực thi. Xem hình 1 cho một sơ đồ tWR và tRP:

Sơ đồ tWR và tRP trong quá trình đọc.
Mối quan hệ giữa tWR và tRP có thể tạo nhầm lẫn. Cả hai tham số phải
được đáp ứng, nhưng nhiều người đã thiết kế hệ thống giả định tWR là một "1
clock" yêu cầu chữa. Đó là sự thật 100 MHz và các thiết bị chậm hơn, đặc biệt là
với các tRPs chậm hơn (30ns đến 40ns). tWR và tRP cùng nên là 35ns hoặc nhiều
hơn cho năng suất tối đa. Khi tRP bằng 30ns, của tWR bằng 10ns là chấp nhận
được. SDRAM đã quy định 10ns cho tWR, một chu kỳ đồng hồ, kể từ khi tốc độ
tối đa là 100 MHz. Mặc dù đặc điểm kỹ thuật của tWR thường được nói là 10ns,
thiết bị thực sự địi hỏi một đồng hồ, cụ thể hơn là cạnh đồng hồ, khi Precharge tự
động được sử dụng, bất kể tần số. Tuy nhiên, một clock WRS là không dễ dàng có
thể đạt được cho các thiết bị nhanh hơn 100 MHz như là tWR bị giới hạn sản
lượng quá trình khi một tWR tốc độ nhỏ hơn 10ns tìm cách kết hợp với các tRPs
nhanh (ít hơn 24ns). Với thị trường máy tính chỉ cần một clock tWR ở tốc độ bus
trên 66 MHz, các nhà sản xuất DRAM bệnh có thể đủ khả năng để cung cấp khối
lượng của SDRAM tốc độ cao với một clock của một tWR tại các tần số cao. Mặc
dù nó có thể để đạt được clock của một tWR ở tốc độ bus trên 66 MHz, nó là
khơng thực tế vì nhu cầu thị trường cho SDRAM địi hỏi chỉ có một clock tWR đạt
được tRP nhanh nhất, và thậm chí cịn quan trọng hơn, chi phí thấp nhất, khối
lượng cao nhất, giải pháp SDRAM tốc độ cao. Hai clock Micron tWR SDRAM
thực sự là một clock cộng với thời gian để cung cấp cho hai clock ở tần số nhanh

25

Nhóm 9 – Lớp KTPM2.K6