Tài liệu Quy trình thiết kế và sản xuất vi mạch docx

Quy trình thiết kế và sản xuất vi mạch

Giả định chúng ta muốn thiết kế một hệ thống SoC
(System on Chip).
Hệ thống này bao gồm 1 CPU
32 bit, một system bus 32 bit, một loạt
các thiết bị ngoại vi khác như: điều khiển memory, điều khiển xuất
nhập, điều khiển USB
..., tất cả các module trên được gắn với system
bus. Nhìn chung qui trình thiết hệ sẽ được diễn ra như dưới đây.

1. System design

Phần thiết kế này đặc biệt quan trọng, người thiết kế thường là trưởng
dự án. Người thiết kế phải lý giải 100% hệ thống sắp thiết kế. Người
thiết kế cần phải hiểu rõ nguyên lý hoạt động của toàn bộ hệ thống,
các đặc điểm về công nghệ, tốc độ xử lý, mức tiêu thụ năng lượng,
cách bố trí các pins, các lược đồ khối, các điều kiện vật lý như kích
thước, nhiệt độ, điện áp...

Tất cả các bước thiết kế trong system design đều được diễn ra mà
không có sự hỗ trợ đặc biệt nào từ các công cụ chuyên dụng.

Sau khi có bản thiết kế (yêu cầu) hệ
thống, trưởng dự án sẽ chia nhỏ
công việc ra cho từng đội thiết kế. Mỗi đội sẽ đảm nhận một bộ phận
nào đó trong hệ thống, ví dụ đội CPU, đội bus, đội peripheral, đội phần
mềm, đội test...

2. Function design

Phần này là bước kế tiếp của system design, ví dụ cho đội CPU.

Team leader sẽ là người quyết định spec. chi tiết của CPU dựa trên yêu
cầu hệ thố
ng từ trưởng dự án. Các cuộc design review sẽ diễn ra hàng
tuần giữa các team leaders và trưởng dự án. Sau nhiều review, thảo
luận như vậy, một bản spec. khá chi tiết cho CPU sẽ được hoàn thiện
dưới dạng document (word, pdf) với hàng trăm lược đồ khối (block
diagram), biểu đồ thời gian (timing chart), các loại bảng biểu.

Team leader chịu trách nhiệm chia nhỏ công việc cho từng thành viên
trong đội. Ví dụ một người đảm nhận phần ALU, mộ
t người đảm nhận
phần Decoder,...

Tới lượt mình, từng thành viên sẽ sử dụng các công cụ chuyên dụng để
thiết kế bộ phận (module) mình đảm nhận. Trào lưu hiện nay là dùng
ngôn ngữ thiết kế phần cứng (Verilog-HDL, VHDL
, System-C...) để
hiện thực hóa các chức năng logic. Người ta gọi mức thiết kế này là
thiết kế mức RTL (Register Transfer Level). Thiết kế mức RTL nghĩa là
không cần quan tâm đến cấu tạo chi tiết của mạch điện mà chỉ chú
trọng vào chức năng của mạch dựa trên kết quả tính toán cũng như sự
luân chuyển dữ liệu giữa các register (flip-flop).

Ví dụ một đoạn code Verilog miêu tả
một bộ lựa chọn 2 bit:


PHP Code:

/* 2-1 SELECTOR */
module SEL ( A, B, SEL, OUT );
input A, B, SEL;
output OUT;

assign OUT = SEL2_1_FUNC ( A, B, SEL );

function SEL2_1_FUNC;
input A, B, SEL;
if ( SEL == 0 )
SEL2_1_FUNC = A;
else
SEL2_1_FUNC = B;
endfunction

endmodule



Thông thường các file text như trên được gọi là các file RTL (trường
hợp viết bằng ngôn ngữ Verilog hoặc VHDL).

Để kiểm tra chính đúng đắn của mạch điện, người ta dùng một công cụ
mô phỏng ví dụ như NC-Verilog (Native Code Verilog) hay NC-VHDL
của hãng Cadence
, ModelSim của hãng Mentor Graphics. Quá trình
debug sẽ được lặp đi lặp lại trên máy tính cho tới khi thiết kế thoả mãn
yêu cầu từ team leader. Thành quả của thành viên là các file RTL.

Team leader sẽ tổng hợp các file RTL từ thành viên, ghép các module

với nhau thành một module lớn, đó chính là RTL cho cả CPU. Tới lượt
mình team leader sẽ dùng simulator để mô phỏng và kiểm tra tính
đúng đắn của CPU, nếu có vấn đề thì sẽ feedback lại cho thành viên
yêu cầu họ sửa.

Sau khi đã được test cẩn thận, toàn bộ cấu trúc RTL trên sẽ được nộp
cho trưởng dự án. Tương tự đối với các module khác: bus,
peripherals,...

Các module trên lại được tiếp tục ghép với nhau
để cấu thành nên một
SoC hoàn chỉnh, bao gồm: CPU, system bus, peripherals... SoC này là
thành quả của phần Function design.

3. Synthesis - Place - Route

Đây là bước chuyển những RTLs đã thiết kế ở phần 2 xuống mức thiết
kế thấp hơn. Các chức năng mức trừu tượng cao (RTL) sẽ được hoán
(synthesize) đổi thành các quan hệ logic (NOT, NAND, NOR, MUX,...).
Các tool chuyên dụng sẽ thực hiện nhiệm vụ này, ví dụ như Design
Compiler của hãng Synopsys, Synplify của hãng Synplicity, XST của
hãng Xilinx.... Kết quả hoán đổi s
ẽ khác nhau tùy theo synthesis tool
và thư viện. Thư viện ở đây là bộ các "linh kiện" và "macro" - được
cung cấp bởi các nhà sản xuất bán dẫn. Ví dụ hãng NEC có một thư
viện riêng, hãng SONY có một thư viện riêng, hãng Xilinx cũng có thư
viện của riêng mình. Việc chọn thư viện nào phụ thuộc vào việc hãng
nào sẽ sản xuất chip
sau này. Ví dụ SoC lần này sẽ mang đi nhờ TSMC
của Đài Loan sản xuất, vậy sẽ chọn thư viện của TSMC.

Kết quả của bước Synthesis này là các "net-list" cấu trúc theo một tiêu
chuẩn nào đó, thường là EDIF (Electronic Design Interchange Format).

Net-list đánh dấu sự hoàn thành thiết kế SoC ở mức độ "thượng lưu".

4. Layout design

Phần này là khởi đầu cho thiết kế mức "hạ lưu", thường được đảm
nhiệm b
ởi chuyên gia trong các hãng sản xuất bán dẫn. Họ sử dụng
các công cụ CAD
để chuyển net-list sang kiểu data cho layout. Netlist
sẽ trở thành bản vẽ cách bố trí các transistor, capacitor, resistor,... Ở
đây phải tuân thủ nghiêm ngặt một thứ gọi là Design Rule. Ví dụ chip
dùng công nghệ 65nm thì phải dùng các kích thước là bội số của
65nm...

Keyword: DRC (design rule check), LVS (layout versus schematic),
layout design

5. Mask pattern design

Bước kế tiếp của layout design là mask pattern. Phần này thực ra
giống hệt với artwork trong thiết kế bản in. Các bộ mask (cho các bước
sản xuất khác nhau) sẽ được tạo ra dưới dạng data đặc biệt. Mask data
sẽ được gửi tới các nhà sản xuất mask để nhận về một bộ mask kim
loại phục vụ cho công việc sản xu
ất tiếp theo.

6. Sản xuất mask

Có thể xem mask là cái khuôn để đúc vi mạch lên tấm silicon. Công
nghệ sản xuất mask hiện đại chủ yếu dùng tia điện tử (EB - Electron
Beam). Các điện tử với năng lượng lớn (vài chục keV) sẽ được vuốt
thành chùm và được chiếu vào lớp film Crom đổ trên bề mặt tấm thủy
tinh. Phần Cr không bị che bởi mask (artwork) sẽ bị phá hủy, kết quả
là phầ
n Cr không bị chùm electron chiếu vào sẽ trở thành mask thực
sự. Một chip cần khoảng 20 tới 30 masks. Giá thành các tấm mask này
cực đắt, cỡ vài triệu USD.

7. Chuẩn bị wafer

Đây là bước tinh chế cát (SiO2) thành Silic nguyên chất
(99.999999999%). Silic nguyên chất sẽ được pha thêm tạp chất là các
nguyên tố nhóm 3 hoặc nhóm 5. Ví dụ pha B sẽ được wafer loại p, pha
P sẽ ra wafer loại n. Silicon sẽ được cắt thành các tấm tròn đường kính
200mm hoặc 300mm với bề dày cỡ 750um. Có các công ty chuyên sản
xuất silicon wafer. Ch
ẳng hạn Shin'Etsu là công ty cung cấp khoảng
40% silicon wafer cho thị trường bán dẫn Nhật Bản. Giá một tấm wafer
200mm khoảng 20 USD.

Từ khóa: CZ (Czchralski) method, SOI (Silicon On Insulator), SOS
(Sillicon On Sapphire), SIMOX (Separation by IMplanted OXygen),
eleven-nine, epitaxial wafer

8. Các quá trình xử lý wafer

Tất cả được thực hiện trong môi trường siêu sạch (ultra clean room).
Sau đây là một số processes trong clean room:

* Rửa (wet process): đây là bước làm sạch wafer bằng các dung dịch
hóa học. Ví dụ APM (hỗn hợp NH4OH/H2O2/H2O) dùng để làm sạch
các particle như bụi trong không khí, bụi từ người bay ra; HPM (hỗn
hợp HCl/H2O2/H2O) dùng làm sạch các tạp chất và kim loại hiếm (Cu,
Au, Pt...); HPM (hỗn hợp H2SO4/H2O2) làm sạch các tạp chất hữu cơ
(resist) và kim loại (Ze, Fe...); DHF (axit HF loãng) dùng để loại bỏ các
phầ
n SiO2 không cần thiết. Từ khóa: RCA, LAL800, ultra clean
technology

* Ô-xi hóa (Oxidation): tạo SiO2 trên bề mặt wafer trong đó lớp SiO2
mỏng cỡ 1 tới 2 nanomet sẽ trở thành gate của transistor. Từ khóa:
cấu tạo và nguyên lý hoạt động của MOSFET, ITRS (International
Technology Roadmap for Semiconductor), LOCOS (local oxidation of
silicon), STI (Swallow Trench Isolation)

* CVD (Chemical Vapor Deposition): tạo các lớp film mỏng trên bề mặt
wafer bằng phương pháp hóa học (SiO2, Si3N4. Poly-Si, WSi2). Ví dụ
có thể dùng CVD ở áp suất thấp trong môi trường SiH4 và H2 để tạo ra
lớp poly-Si (Si đa tinh thể) để làm điện cự
c cho transistor. Từ khóa:
CVD, LPCVD, poly-Silicon, batch process

* Cấy Ion (Ion implantation): Sử dụng các nguồn ion năng lượng cao
(vài chục tới vài trăm keV, nồng độ cỡ 2E-15 cm-3) bắn trực tiếp lên
bề mặt Si nhằm thay đổi nồng độ tạp chất trong Si. Ví dụ bắn các ion
As để tạo ra vùng n+ để làm source và drain cho MOSFET. Từ khóa:

ion implantation, source, drain, dose

* Cắt (etching): loại bỏ các phần SiO2 không cần thiết. Có hai loại:
wet-etching dùng axit HF loãng để hòa tan SiO2; dry-etching dùng
plasma để cắt SiO2 khỏi bề mặt Si. Từ khóa: high-density plasma
etching, RIE (Reactive Ion Etching), HF, etching

* Photolithography: phương pháp xử lý quang học để transfer mask
pattern lên bề mặt wafer. Wafer sẽ được phết một lớp dung dịch gọi là
resist, độ dày của lớp này khoảng 0.5um. Ánh sáng sẽ được chiếu lên
mask, phần ánh sáng đi qua sẽ làm mềm resist. Sau khi rửa bằng
dung dịch đặc biệt (giống tráng ảnh), phần resist không bị ánh sáng