Thiết kế bộ nhớ ROM 512x4x6 lập trình bởi active và contact

1

2

B GIÁO D C VÀ ĐÀO T O

Cơng trình đư c hoàn thành t i

Đ I H C ĐÀ N NG

Đ I H C ĐÀ N NG

LÊ TH ÁNH NGUY T

THI T K B

NH

Ngư i hư ng d n khoa h c: TS. Nguy n Văn Cư ng

ROM 512x4x16

L P TRÌNH B I ACTIVE VÀ CONTACT
Chuyên ngành: K thu t ñi n t

Ph n bi n 1: TS. Ph m Văn Tu n
Ph n bi n 2: TS. Lương H ng Khanh

Mã s : 60.52.70

TÓM T T LU N VĂN TH C SĨ

Lu n văn ñư c b o v trư c H i ñ ng ch m Lu n văn

K THU T

t t nghi p th c sĩ k thu t ñi n t h p t i Đ i h c Đà
N ng vào ngày 25 tháng 6 năm 2011.

Có th tìm hi u lu n văn t i:
Đà N ng – Năm 2011

- Trung tâm Thông tin - H c li u, Đ i h c Đà N ng
- Trung tâm H c li u, Đ i h c Đà N ng


3

M

4

Đ U

- Gi i thi u bài toán thi t k ROM 512x4x16 l p trình b i
active và contact theo công ngh 45nm, th c hi n thi t k .

Tính c p thi t c a đ tài

1.

Cùng v i s phát tri n không ng ng c a cơng ngh CMOS
thì m t đ tích h p cũng thay đ i nhanh chóng trong nh ng năm g n
đây. M t đ tích h p càng tăng thì kích thư c linh ki n gi m xu ng,

4.

Phương pháp nghiên c u
Phương pháp nghiên c u xuyên su t là k t h p nghiên c u lý

thuy t và th c nghi m (k t qu ño ñ t) ñ ki m ch ng. C th :
- Tìm hi u lý thuy t quy trình thi t k b nh ROM l p trình

khi đó nh ng thay đ i r t nh trong q trình ch t o cũng nh hư ng

b i active và contact theo cơng ngh 45nm.

đ n ho t đ ng c a linh ki n.

- Th c hi n thi t k cho m t b nh ROM đó.

B nh ROM ñư c thi t k v i nhi u k thu t khác nhau như

- Th c hi n ki m tra ch c năng và tính năng c a b nh ROM

l p trình b ng active và contact, l p trình b ng contact. Nhưng b
nh ROM l p trình b ng active và contact có ưu ñi m vư t tr i là ti t

trên b ng ph n m m HSIM và HSPICE.

ki m di n tích và đi u này giúp gi m kích thư c linh ki n và tăng

5.

m c đ tích h p. Do đó tơi ch n đ tài Thi t k b nh ROM
512x4x16 l p trình b i active và contact đư c th c hi n

cơng

2.

th a ñ thi t k các b nh có dung lư ng l n hơn.

C u trúc c a lu n văn
Lu n văn ñư c xây d ng thành 4 chương:

M c đích nghiên c u
- Th c hi n thi t k b nh

T thi t k b nh ROM v i dung lư ng b nh 2 Kbit, ta k

6.

ngh 45nm ñ làm ñ tài t t nghi p.

Ý nghĩa khoa h c và th c ti n c a đ tài

ROM l p trình b i active và

Chương 1: T ng quan v công ngh CMOS và quy trình thi t
k b nh nhúng

contact.

3.

Đ i tư ng và ph m vi nghiên c u

Chương 2: Gi i thi u bài toán thi t k ROM 512x4x16 l p

a)

Đ i tư ng nghiên c u:

trình b i ACTIVE và CONTACT

- Lý thuy t cơ s v CMOS, v b nh ROM
- Quy trình thi t k b nh ROM l p trình b i active và contact
theo cơng ngh 45nm.
- Th c hi n ki m tra ch c năng và tính năng c a b nh ROM
l p trình b i active và contact.
b)

Ph m vi nghiên c u :
- Nghiên c u lý thuy t v CMOS

Chương 3: Thi t k b nh ROM 512x4x16 l p trình b i
ACTIVE và CONTACT
Chương 4: Th c hi n ki m tra ch c năng và tính năng c a b
nh ROM 512x4x16

5

6
Máng là các c c ñư c n i v i các vùng bán d n pha t p d ng n+ ñ t

Chương 1 – T NG QUAN V CƠNG NGH CMOS
VÀ QUY TRÌNH THI T K B NH NHÚNG
1.1

bên trong phi n ñ , g i là vùng Ngu n và Máng tương ng. Vùng
bán d n gi a hai vùng Ngu n và Máng ngay dư i c ng ñư c g i là

Gi i thi u chương

vùng Kênh. Các vùng Ngu n và Máng t o thành ti p giáp pn v i

Trong chương này ta s tìm hi u t ng quan v cơng ngh

vùng ñ . Hai ti p giáp này luôn gi

CMOS, trong ñó ta quan tâm ñ n c u trúc và ho t ñ ng c a NMOS

ñi u ki n phân c c ngư c ñ

b o ñ m cách ly gi a các ti p giáp c a transistor.

và PMOS là hai linh ki n chính c a vi c thi t k . Ngồi ra, trình bày
v các bư c trong m t quy trình thi t k ASIC c th .

1.2

T ng quan v công ngh CMOS
Ưu ñi m chính c a CMOS là tiêu t n ít năng lư ng. Năng

lư ng ch tiêu t n khi m ch ñang th c s chuy n tr ng thái. Chính
đ c đi m này mà cơng ngh CMOS có hi u su t v t c đ , di n tích,
năng lư ng c a m ch t t hơn các công ngh khác.

1.2.1 Phân lo i
MOSFET ñư c chia thành hai lo i:

Hình 1.1 C u trúc v t lý và ký hi u NMOS

1.2.2.2
NMOS

MOSFET ki u nghèo kênh: kênh d n đã có s n t i ñi n áp

Các ch ñ ho t ñ ng và ñ c tuy n truy n ñ t c a
Ho t đ ng c a MOSFET có th chia làm 3 mode khác nhau:

c c c ng b ng 0

Vùng ng t

MOSFET ki u tăng cư ng: kênh d n chưa có s n và ch xu t

iDS = 0 , vGS ≤ VTN

hi n khi ñi n áp c c c ng b t ñ u l n hơn 0.

Vùng tuy n tính

Trong m i lo i MOSFET ngư i ta cũng chia thành hai lo i:
NMOS: kênh d n lo i n

i DS = β n (vGS − VTN − v DS / 2)v DS ,
vGS − VTN ≥ v DS ≥ 0 (1.2)

PMOS: kênh d n lo i p

Vùng bão hòa

1.2.2 NMOS
1.2.2.1
C u trúc v t lí c a NMOS
NMOS có c u trúc như hai b n c c c a m t t ñi n: b n c c
kim lo i phía trên n i v i c c C ng G (Gate), b n c c phía dư i là
phi n đ làm b ng v t li u bán d n Si pha t p d ng p. L p ñi n mơi
c a t chính là l p cách đi n r t m ng SiO2. Các c c Ngu n và

1.2.2.3

(1.1)

i DS = ( β n / 2)(vGS − VTN ) 2 (1 + λv DS ) ,
v DS ≥ vGS − VTN ≥ 0 (1.3)
Đi n dung trong các transistor NMOS
Trong t t c các d ng c bán d n đ u có đi n dung n i, các

ñi n dung này s h n ch d ng c làm vi c

t n s cao.


7
1.2.2.4

1.2.6 C ng Và – Đ o (NAND)

Dòng rò
Khi transistor

8

tr ng thái ng t, v n có dịng đi n ch y trong

transistor, g i là dòng rò, dòng này gây ra cơng su t tiêu tán tĩnh.
Có ba lo i dòng rò: dòng rò c c c ng, dòng rò dư i ngư ng
và dòng rò gi a ti p giáp Ngu n/Máng. Trong ba lo i trên thì dịng rị
có tr s l n nh t và nh hư ng nhi u ñ n ho t ñ ng c a MOSFET là
dòng rò dư i ngư ng.

1.2.3 PMOS
C u t o m t transistor PMOS tương t như NMOS, ch khác
là b n c c phía dư i là phi n ñ làm b ng v t li u bán d n Si pha t p
d ng n và các c c Ngu n và Máng, là các c c ñư c n i v i các vùng
bán d n t p d ng p + ñ t bên trong phi n ñ .
Nguyên lý ho t ñ ng tương t như NMOS, ngo i tr c c tính

c a các đi n áp và chi u c a dịng đi n là ngư c l i.

Hình 1.9 Sơ đ m ch, kí hi u, b ng chân tr c ng NAND 2 ñ u vào.

Y = A.B = A + B
1.2.7 C ng Ho c – Đ o (NOR)

1.2.4 C ng logic cơ b n
C ng logic CMOS bao g m 2 m ng: m ng kéo xu ng ñư c
c u trúc b i các transistor NMOS, và m ng kéo lên ñư c c u trúc b i
các transistor PMOS. Hai m ng này ho t ñ ng b i s ñi u khi n c a
các bi n ñ u vào theo ki u bù nhau.

1.2.5 C ng ñ o
Ký hi u và sơ ñ m ch

Hình 1.10 Sơ ñ m ch, ký hi u, b ng chân tr c ng NOR 2 ñ u vào

Y = A + B = A.B
1.2.8 Sơ ñ nguyên lý và layout c a các transistor CMOS
Hình 1.7 Ký hi u, sơ ñ m ch và b ng chân tr c a c ng đ o

Q trình s n xu t CMOS c n có các l p cơ b n:


9

10

L p d n: l p N-well (l p ñ c a PMOS), P-well (l p ñ

ASIC tùy bi n m t ph n (Semi-custom ASIC).

c a NMOS), l p Polysilicon, l p kim lo i.

ASIC kh trình (Programmable ASIC).

L p cách ly: ñ cách ly các vùng d n, làm b ng SiO2.
Contact, Via: ñ n i l p kim lo i Metal1 xu ng l p Poly
hay Active bên dư i, và gi a các l p kim lo i v i nhau.

1.4.2 Quy trình thi t k ASIC
1.4.2.1
Thi t k ki n trúc (Architecture design)

L p Active: là l p pha t p ñ t o thành vùng n+ ho c p+.

1.3
1.3.1

Đ nh nghĩa và các ng d ng c a b nh nhúng
Gi i thi u chung v b nh nhúng
Các b

nh

Đây là bư c ñ u tiên c a thi t k có nhi m v ti p nh n các
yêu c u c a thi t k và xây d ng nên ki n trúc t ng quát c a thi t k .

1.4.2.2

nhúng thư ng ñư c bi t ñ n là: SRAM,

Thi t k logic (Logic design)
Đây là bư c mô ph ng t ng th các ch c năng logic và t i ưu

DRAM, ROM, CAM ...

thi t k .

1.3.2 B nh ROM và các ng d ng

1.4.2.3

ROM là b nh ch ñ c. D li u ñư c lưu trên ROM khơng
m t đi khi ng t đi n.

Xây d ng sơ ñ m ch c a thi t k .

1.4.2.4

Thi t k m t n (Mask design)
Thi t k m t n s k t n i các cell cơ b n l i v i nhau và

ch y dây gi a chúng.

Phân lo i ROM:
Mask ROM : d li u ñư c ghi m t l n duy nh t trong
quá trình ch t o.
Programmable ROM (PROM) : các bit nh

Thi t k m ch (Circuit design)

1.4.2.5

Thi t k v t lý (Physical design)
Sau khi hoàn thành giai ño n layout nh ng m ch ñ c bi t c a

chip thì các m ch đó đư c s p ñ t và k t n i v i nhau.
đư c l p

trình sau q trình s n xu t và cũng ch ghi m t l n duy nh t.
Erasable programmable ROM (EPROM) : d li u c a
lo i ROM này có th xóa đư c b ng tia t ngo i.
Ngồi ra cịn có các lo i ROM khác: EEPROM, Flash, ...

1.4
Quy trình thi t k b nh nhúng
1.4.1 Gi i thi u chung v các quy trình thi t k
V cơ b n ASIC ñư c chia thành 3 lo i sau:
ASIC tùy bi n hoàn toàn (Full-custom ASIC).

Th c hi n ki m tra trên tồn b chip, n u có l i xu t hi n ta
ph i quay l i các bư c trên ñ th c hi n ch nh s a ñ n khi vi c ki m
tra ñ m b o hồn t t mà khơng cịn l i. Sau khi hoàn t t vi c biên
d ch sang file GDS2 mà khơng cịn l i nào n a, file c a chip này s
ñư c ñưa xu ng nhà s n xu t và th c hi n các cơng đo n ch t o
thành m t chip thành ph m.

1.5

K t lu n chương
Chương này ñã trình bày c u trúc và ho t đ ng c a các

transistor CMOS, b nh ROM và các ng d ng c a nó. Đ ng th i
cũng trình bày t ng quan các bư c thi t k b nh nhúng.


11

12
2.2.3 Mơ t các chân tín hi u vào/ra và các ho t ñ ng c a
b nh

Chương 2 – GI I THI U BÀI TOÁN THI T K
ROM 512x4x16 L P TRÌNH B I ACTIVE VÀ
CONTACT

B ng 2.1 B ng mơ t các chân tín hi u vào/ra c a b nh

Gi i thi u chương

Stt

Tên chân

I/O

Mô t

Các n i dung đư c trình bày c a chương 2 g m:

1

CLK

Input

Tín hi u xung clock

+ Gi i thi u bài tốn, u c u và các thơng s k thu t c a

2

EZ

Input

Tín hi u ch n chip (ch n b nh )

3

A(8:0)

Input

Các tín hi u đ a ch

+ Mơ t các chân tín hi u vào/ra c a b nh .

4

TEZ

Input

Tín hi u ch n chip

ch đ ki m tra

+ Mơ t các ho t đ ng ch y u c a b nh .

5

TA(8:0)

Input

Các tín hi u ñ a ch

ch ñ ki m tra

+ Gi i pháp thi t k c a b nh ROM 512x4x16.

6

Q(3:0)

Output

Các tín hi u ngõ ra

+ Phân tích ki n trúc t ng quan c a b nh .

7

SI

Input

Tín hi u d li u vào

8

SO

Output

Tín hi u d li u ra

9

DFTREAD0(1:0)

Input

Các tín hi u thi t k cho ki m tra

10

DFTREAD1(1:0)

Input

Các tín hi u thi t k cho ki m tra

11

SCAN

Input

Tín hi u ch n ch ñ SCAN

CONTACT. Yêu c u t i ưu v di n tích đư c ưu tiên cao nh t.

12

TM

Input

Tín hi u ch n ch đ ki m tra

2.2.2 Nh ng yêu c u v công ngh và các thông s k thu t
c a b nh ROM 512x4x16

13

ATPGM

Input

Tín hi u ch n ch đ ATPG

2.1

b nh .

2.2
Gi i thi u bài toán, yêu c u và các gi i pháp thi t k
c a b nh ROM 512x4x16
2.2.1 Bài toán thi t k
Thi t k b nh ROM 512x4x16 l p trình b ng ACTIVE và

ch ñ SCAN
ch ñ SCAN

Ho t ñ ng ñ c c a b nh :
B nh làm vi c t i sư n lên c a xung CLK. Các tín hi u

Cơng ngh

45nm

Đi n áp ho t đ ng

0.9V đ n 1.26V

ngõ vào ñi u khi n cho phép ho t ñ ng ñ c, tín hi u ñ a ch , tín hi u

Nhi t đ ho t đ ng

- 40 ñ n 125 ñ C

ch n chip ph i ñư c ch t t i sư n lên c a xung CLK.

Dung lư ng b nh

2kbit

T ng s word

512

ch n và b t ch p các tín hi u khác như th nào ngõ ra Q khơng đ i.

S bit/word

4

Khi tín hi u EZ

H s ghép (column mux)

16

m c th p cho phép ho t ñ ng ñ c ñư c th c hi n. T i sư n lên c a

Khi tín hi u ch n chip EZ

m c cao thì b nh khơng đư c

m c th p, và tín hi u

SCAN, ATPGM, TM

xung CLK các tín hi u ñ a ch , ch n chip ñư c ch t. D li u c a cell
t i ñ a ch A(8:0) ñưa vào s ñư c ñ c ra ngõ ra Q(3:0).


13

14

Ho t ñ ng ki m tra c a b nh :

Các chân CLK, EZ, A(8:0), và các chân ch n ch đ ho t

Ngồi ho t đ ng chính c a ROM là ho t ñ ng ñ c, trong
ROM cịn thi t k các chân tín hi u khác ph c v cho ho t ñ ng ki m

ñ ng c a ROM là TM, SCAN, ATPGM, TEZ, TA(8:0) ñư c ñưa vào
kh i CTL ñ ñi u khi n tồn b ho t đ ng c a m ch.

tra, nh m ñ m b o cho vi c s n xu t b nh ñ t ñư c hi u su t cao
nh t, t l m c l i sau s n xu t là th p nh t.

2.3

Các chân d li u ra Q(3:0) s ñi ra t kh i IO.
Nhi m v các kh i chính và ki n trúc chi ti t c a ROM 512x4x16

Gi i pháp thi t k

Kh i CTL nh n các tín hi u đi u khi n, tín hi u đ a ch ,

V i dung lư ng là 512 word x 4 bit, ñ t i ưu di n tích và t c

tín hi u ch n chip và xung đ ng h t ngồi vào, ñ t ñó t o ra các

ñ c a b nh thì ta s d ng h s ghép đ chuy n đ i v hình dáng,

tín hi u đi u khi n, xung ñ ng h n i, các tín hi u ti n gi i mã đ

kích thư c v t lý c a b nh nh m thu nh di n tích b nh . V i h

ñưa t i các kh i XDEC, CORE và IO ñ th c hi n các ho t ñ ng c a

s ghép 16 thì ta có:

ROM.

T ng s hàng (word): s word/h s ghép = 512/16 = 32
T ng s c t (bit): s bit/word * h s ghép = 4 * 16 = 64

Kh i XDEC nh n các tín hi u ti n gi i mã t kh i CTL
t o thành 32 ñư ng Wordline ñưa sang kh i CORE ñ ch n cell nh .

Đ t o đư c thi t k có cơng su t tiêu th nh thì ta ph i

Kh i CORE g m 32 hàng x 64 c t cell nh . Khi

gi m dịng đ c, mu n v y ta ph i tìm cách gi m dịng rị ch y qua

Wordline m thì d li u t i ơ nh có Wordline m đó thơng qua

các transistor NMOS. Đ gi m dịng rị này ta c n tăng đi n áp VS lên

ñư ng Bitline, Local Mux, Global Mux ñưa v m ch khu ch ñ i c m

b ng cách s d ng VG - Virtual Ground.

bi n c a kh i IO.

Đ t i ưu v t c ñ ho t ñ ng c a m ch ta c n chu kỳ càng

Kh i IO nh n các tín hi u đi u khi n t CTL qua, k t

nh càng t t, ñ làm ñư c ñi u này ta s d ng phương pháp tracking

h p v i các Bitline t CORE v , qua m ch ch n c t nh , ñưa t i

–dị tìm th i đi m m xung ch t giá tr ngõ ra. Ta c n xây d ng kh i

m ch khu ch ñ i c m bi n SA đ phân tích ho t đ ng đ c “0” hay

tham chi u g m các bitcell có t i ñ l n b ng ñ l n c a bitcell xa

“1”. Sau đó, đưa t i b ch t d li u ngõ ra thành các tín hi u Q(3:0).

nh t c a kh i CORE, khi đó th i gian m tín hi u ch t ngõ ra s g n
ñúng v i ñư ng d li u xa nh t.

2.4
Phân tích ki n trúc t ng quan b
512x4x16

2.5
nh

ROM

Do kh i nh có 32 hàng, 64 c t nên s có 32 đư ng tín hi u
word line ch n hàng. Kh i XDEC s ñư c xây d ng bao g m 32 cell
xdec, m i cell s n i v i 1 ñư ng tín hi u word line. Kh i IO g m 4
cell IO, m i IO s ñư c k t n i v i 1 ñ u ra Q.

K t lu n chương
Qua chương này ta bi t ñư c bài toán và các yêu c u thi t k

c a b nh ROM 512x4x16. T nh ng yêu c u thi t k đó ta đưa ra
gi i pháp thi t k và ki n trúc t ng quan. Ta c n n m rõ nh ng n i
dung trên ñ ñi vào thi t k

chương sau.


15

16
3.3.1 M ch ti n gi i mã ñ a ch 2 sang 4

Chương 3 – THI T K B NH ROM 512x4x16 L P
TRÌNH B I ACTIVE VÀ CONTACT
3.1

T 9 đư ng tín hi u đ a ch A(8:0) đưa vào ta có s đư ng
tín hi u đưa ra sau b ti n gi i mã như sau:

Gi i thi u chương

B ng 3.1 B ng các tín hi u t o ra t m ch ti n gi i mã

Trong chương này, ta s ñi vào ph n thi t k m ch và nguyên
lý ho t ñ ng c a t ng kh i.

3.2

Kh i ñi u khi n (CTL)

A(1:0) → GM(3:0)

Các tín hi u đưa t i m ch ch n c t, LocalMux

A(3:2) → LM(3:0)

t i m ch mux4
t i mux4

Trong kh i CTL bao g m các m ch sau:

kh i CORE, GlobalMux ñưa

kh i IO

- M ch ch t tín hi u ñ a ch ngõ vào

A(5:4) → PA(3:0)

- M ch t o xung clock n i CLKGEN

A(7:6) → PB(3:0)

m ch gi i mã Wordline ñ t o ra 32 ñư ng

A(8),VSS → PC(3:0)

Wordline

- M ch Dummy Sense Amplifier
- M ch ti n gi i mã ñ a ch (s ñư c trình bày trong kh i
XDEC)

3.2.1 M ch ch t tín hi u ñ a ch ngõ vào
M ch ch t tín hi u đ a ch ngõ vào làm đ ng b các tín hi u
đ a ch v i nhau, cho ta xác ñ nh ñư c Wordline m ñ ñ c d li u.
Các tín hi u ñ a ch t ngồi đưa vào s qua b ch t t o ra 2
tín hi u ra là Latout và Latoutz g i ñ n m ch ti n gi i mã.

3.2.2

M ch t o xung clock n i CLKGEN
T xung đ ng h bên ngồi đưa vào m ch này s t o nên các

xung ñ ng h n i ñ ñi u khi n ho t ñ ng ñ ng b gi a các kh i
trong các ch ñ ho t ñ ng c a ROM. Vi c ho t ñ ng theo xung
ñ ng h n i giúp xác ñ nh th i gian c n thi t đ hồn thành m t chu
kỳ đ c.

3.3

Kh i gi i mã ñ a ch ch n hàng (XDEC)
Ta s xét sơ ñ m ch và nguyên lý ho t ñ ng c a các m ch:
M ch ti n gi i mã ñ a ch 2 sang 4 (trong kh i CTL)
M ch gi i mã wordline t các tín hi u ti n gi i mã

12 chân tín hi u g m PA, PB, PC s ñưa t i

3.3.2 M ch gi i mã Wordline t các tín hi u ti n gi i mã
M ch gi i mã Wordline nh n 12 tín hi u PA(3:0), PB(3:0),
PC(3:0) t m ch ti n gi i mã trong kh i CTL ñ t o ra 32 Wordline
g i sang kh i CORE.

3.4

Kh i nh (CORE)
Kh i CORE g m các cell nh ch a d li u. Cell nh c a b

nh ch là 1 transistor và nó lưu tr giá tr “0” ho c “1” c a cell d a

trên vi c có hay khơng có con NMOS t i đó.
B nh ROM 512x4x16 g m 512 word nhân v i 4 bit/word,
có dung lư ng là 2kbit, t c là 2k cell nh trong kh i CORE ñư c
chia thành 32 hàng nhân 64 c t. Trong đó, ta chia kh i CORE thành
8 kh i nh , m i kh i nh qu n lý 4 wordline nhân v i 64 bitline.

3.4.1 Thi t k cell nh
Cell nh là ph n t quan tr ng c a b nh , ta ph i ch n kích
thư c cell cho phù h p đ t i ưu di n tích tồn m ch.


17
Khi Wordline đư c ch n (WL = 1) thì nó m NMOS đ

18
đư c ghép thành 16 đư ng Global Bitline, ghép ti p cịn 4 đư ng

dịng đ t Bitline qua con NMOS v ñ t kéo Bitline xu ng "0", bình

Bitline đưa t i 4 m ch khu ch đ i c m bi n t đó t o ra Q.

thư ng nó s mang giá tr "1".

3.5.2 M ch khu ch ñ i c m bi n SA

3.4.2 Thi t k toàn b kh i nh

M ch khu ch ñ i c m bi n SA là m t trong nh ng m ch
quan tr ng c a b nh ROM, nó th c hi n vi c đ c d li u t ơ nh
đưa ñ n ñ u vào b ch t tín hi u ra.

Có 2 m ch SA trong ROM là: Dummy Bitline Sense
Amplifier (trong CTL) và Normal Sense Amplifier (trong IO). M ch
Dummy SA có nhi m v là t o ra xung LatchEn ñ m T-gate trong
m ch ch t d li u ra, cho phép ñ c d li u trên đư ng Bitline đư c
chính xác. M ch SA c a đư ng Bitline có nhi m v t o ra xung
SAOUT có s khác bi t gi a ñ c giá tr 0 và 1 ñ ñưa vào b ch t.

3.5.3

M ch ch t d li u ngõ ra
Sau khi qua m ch khu ch ñ i c m bi n SA, tín hi u s đưa

vào m ch ch t d li u ngõ ra, t i đây t o ra Q đưa ra ngồi b nh .
Vi c có m ch ch t l i ra là do đơi khi trong m t q trình đ c nào đó
Hình 3.12 Mơ hình tồn b kh i nh

3.5

Kh i vào/ra (IO)
Trong kh i IO ta s phân tích các m ch sau:

c n Reset h t t t c các chân ra ñ b t ñ u m t ho t đ ng khác.

3.6

L p trình cho ROM b ng ACTIVE và CONTACT
Vi c ñ c giá tr t ROM là k t qu c m bi n ñư ng bitline.

M ch ch n c t cell nh

N u ñi n áp c a ñư ng bitline là “0” do dịng đ t VDD qua bitline

M ch khu ch ñ i c m bi n SA

qua NMOS r i v VG thì giá tr đ c ra là “0”, cịn n u đi n áp bitline

M ch ch t d li u ra

“1” do dòng t VDD qua bitline nhưng khơng v đ t n p cho bitline

3.5.1 M ch ch n c t cell nh

m c “1” k t qu ñ c ra là “1”. Ta th y vi c ñ c ñư c “0” hay “1” là

Các tín hi u t m ch ti n gi i mã là LM(3:0) s ñưa t i m ch
Local mux

kh i CORE đ ghép 4 tín hi u Local Bitline li n nhau

thành 1 tín hi u GBL ñưa t i m ch Global mux. T i m ch Global
mux, các tín hi u GM(3:0) s đi u khi n ghép 4 ñư ng GBL thành
BL ñưa v m ch khu ch ñ i c m bi n. V y t 64 ñư ng Local Bitline

do v trí ơ nh đó có NMOS hay khơng, t i v trí ơ nh nào có NMOS
thì giá tr đ c là “0”, cịn khơng có đ c ra là “1”.


19

20

Cách t o ô nh mang giá tr “0”:
M t c c c a vùng ACTIVE (c c S c a NMOS) n i v i
VG.
C c còn l i c a vùng ACTIVE (c c D c a NMOS) n i
v i ñư ng bitline BL .

4.1

Gi i thi u chương
Trong chương này, ta s ti n hành ki m tra ch c năng và tính

Vùng Poly (c c G c a NMOS) n i v i ñư ng wordline.

năng c a b nh ROM 512x4x16, sau đó đánh giá k t qu v ch c
năng, tính năng c a b nh ROM 512x4x16.

Cách t o ô nh mang giá tr “1”:
Khơng có vùng ACTIVE dư i l p Poly.
Có vùng ACTIVE dư i l p Poly nhưng khơng n i c c
VG xu ng vùng ACTIVE ho c khơng n i đư ng BL xu ng

4.2
Th c hi n ki m tra ch c năng thi t k c a b nh
ROM 512x4x16
4.2.1 Ph n m m mô ph ng HSIM
Ph n m m HSIM là công c mơ ph ng s cho thơng tin v

ACTIVE.
Ưu đi m v

Chương 4 – TH C HI N KI M TRA CH C NĂNG
VÀ TÍNH NĂNG C A B NH ROM 512x4x16

di n tích c a l p trình b ng ACTIVE và

CONTACT so v i vi c l p trình b ng CONTACT cho b nh ROM:
Đ i v i c hai ki u l p trình thì khi v layout ta ñ u ñ t

m ch như: ñi n áp c a các ñi m, ñi n dung gi a hai đi m, dịng đi n
thành ph n...
Đ u vào bao g m các file:

trư c ñư ng Poly n i v i wordline WL, ñ i v i l p trình b ng

Netlist: ch a các thơng tin k t n i m ch.

CONTACT thì v l p ACTIVE ln bên dư i l p Poly cịn l p trình

Model: cung c p mơ hình thi t b , công ngh s d ng.

b ng ACTIVE và CONTACT thì chưa v ACTIVE.

Option file: ch a các thi t l p đ đi u khi n ti n trình mơ

Đ i v i l p trình b ng CONTACT do v trư c ACTIVE nên
đ ghi “0” thì n i VG và BL vào, cịn ơ nh

ghi “1” s ñ tr ng.

Đ i v i l p trình b ng ACTIVE và CONTACT thì ghi giá tr
“0” cũng gi ng bên l p trình b ng CONTACT, cịn ghi 1 thì khơng
v ACTIVE đ ti t ki m di n tích.

3.7

K t lu n chương
Trong chương này ta đã th c hi n bư c thi t k cho b nh

ROM. Qua đó, ta n m đư c sơ ñ m ch, nguyên lý ho t ñ ng c a các
m ch chính c a ROM. Ngồi ra, ta cịn bi t đư c ưu đi m c a l p
trình cho ROM b ng ACTIVE và CONTACT là ti t ki m di n tích.

ph ng HSIM.
Vector file: nh ng file l nh này nh n cơ s d li u t các
file c u hình, sơ đ chân và m u pattern ñ t o ra vector file, ch a
d ng sóng c a các tín hi u vào.
Param file: ch a thông s c a m ch.
Các file ñ u ra : file .log ch a các thơng tin trong q trình
ch y, file .fsdb ch a d ng sóng c a các tín hi u trong m ch.

4.2.2 Quy trình ki m tra ch c năng cho b nh ROM
Ki m tra ch c năng c a ROM bao g m vi c xây d ng m ch
nguyên lý, các Vector ñ u vào ñ th c hi n ki m tra ho t ñ ng ñ c
và ho t ñ ng c a ROM

các ch ñ ki m tra.


21

22
File init: kh i t o giá tr ban ñ u cho các node.

4.2.3 Th c hi n ki m tra ch c năng b ng HSIM
Ta ch có th d đốn giá tr c a các tín hi u ra sau khi k t

File meas : ch a các l nh đo th i gian đáp ng và dịng.

thúc các ho t đ ng, và đưa d đốn vào file Vector. Q trình mơ
ph ng HSIM s báo l i khi d đốn c a ta v đ u ra sai, có hai kh

File model: ch a t t c các thơng s đ c tính c a các linh
ki n như transistor, đi n tr , t kí sinh,...do nhà s n xu t ñưa ra.

năng x y ra là:

File param, option : ch a các thông s , tùy ch n khi ch y

Vector b sai.

mô ph ng.

File netlist c a m ch sai.

4.3.2 Đo công su t tiêu th

Ta s ki m tra l i file Vector. N u v n còn x y ra l i thì có

Cơng su t tiêu th c a m ch ñư c xác ñ nh b ng giá tr dịng

th sai do m ch, khi đó d a vào d ng sóng đ u ra ta tìm các tín hi u

trung bình trong m t chu kỳ, bao g m cơng su t đ ng và cơng su t

liên quan đ n l i đó và xây d ng l i m ch.

tĩnh.

4.2.4 K t qu mô ph ng

T k t qu đo dịng ta tính t cơng su t tiêu tán và công su t

File .log ch a thông tin ch y mô ph ng:

tiêu tán tĩnh, các cơng th c này đư c đ nh nghĩa trong file meas

Simulation Statistics
Comparison Errors

B ng 4.1 K t qu ño t công su t tiêu tán
:0

Accepted Time Steps
Repeated Time Steps

: 83

cpd_vddpr

: 8240

Minimum Time Steps
MOS evaluations

cpd_vddar

cpd_vbbnw

N_25_1.1_1.21

2.64E-012

2.54E-014

5.01E-013

: 294

S_125_1.21_1.26

2.9793E-12

2.2958E-14

5.2934E-13

: 4306750

W_-40_0.99_1.08

2.86E-012

3.38E-014

6.05E-013

Nh n xét: K t qu mơ ph ng cho th y khơng có l i ch c

B ng 4.2 K t qu ño công su t tiêu tán tĩnh

năng. Như v y, b nh ROM_512x4x16 ñã ho t ñ ng ñúng v ch c
Pl_vddpr

năng, các giá tr ñ c ra trùng v i giá tr mong mu n.

4.3
Th c hi n ki m tra tính năng c a b nh ROM
4.3.1 Ph n m m mô ph ng HSPICE
Đ u vào bao g m các file:
Netlist : ñư c d ch ra t sơ đ ngun lý, ch a các thơng

Pl_vddar

Pl_vbbnw

N_25_1.1_1.21

1.22E-08

5.02E-09

1.03E-08

S_125_1.21_1.26

2.34E-06

3.79E-07

1.78E-08

W_-40_0.99_1.08

1.52E-09

1.78E-09

5.79E-09

Nh n xét:

tin k t n i. Sau đó chuy n sang đ nh d ng netlist LPE ch a các giá tr

Các u c u cơng su t c a bài tốn:

t kí sinh.

Đi n dung thi t b trong ho t ñ ng ñ c 0.29673 pF
File wave : ñ nh nghĩa d ng sóng đ u vào các tín hi u.

Cơng su t tiêu tán do dịng rị

0.0008577 mW


23
Như v y so sánh v i yêu c u bài tốn thì các u c u cơng
su t chưa th a mãn.

4.3.3 Th c hi n đo các thơng s th i gian c a b nh ROM
4.3.3.1
Ý nghĩa và phương pháp đo các thơng s th i gian
Th i gian truy c p ngõ ra (Output Access time)

24
K t qu mơ ph ng

4.3.3.3

Sau khi xây d ng đ y ñ các t p tin ñ u vào s ti n hành
ch y mô ph ng HSPICE. Vi c ch y mô ph ng s di n ra t i các ñi u
ki n khác nhau tương ng v i 3 trư ng h p: x u nh t, bình thư ng,
t t nh t.

Th i gian truy c p ngõ ra là kho ng th i gian t sư n lên c a
CLK cho ñ n khi d li u đ u ra m i có hi u l c.
Th i gian setup
Là kho ng th i gian thi t l p c n thi t c a các tín hi u đ u

t_setup

t_hold

t_cycle

t_access

t_outputlold

N_25_1.1_1.21

2.49E-10

9.40E-11

1.89E-09

1.64E-09

1.44E-09

S_125_1.21_1.26

3.05E-10

7.29E-11

1.63E-09

1.38E-09

1.20E-09

W_-40_0.99_1.08

4.24E-10

1.41E-10

3.16E-09

2.81E-09

2.50E-09

vào trư c khi tín hi u CLK chuy n lên m c cao.
Th i gian gi tín hi u ngõ vào (input hold time)
Th i gian gi là kho ng th i gian nh nh t cho phép gi a s
thay ñ i m c c a tín hi u CLK và vi c ch t d li u.
Th i gian gi ngõ ra (output hold time)
Th i gian gi ngõ ra ñư c tính b ng kho ng th i gian t
sư n lên c a xung CLK ñ n khi d li u ñ u ra ñ u tiên thay ñ i.
Chu kỳ (cycle time)
Là kho ng th i gian nh nh t c a chu kỳ xung CLK ñ m b o
ñư c m i ho t ñ ng ñ c ñư c th c hi n xong.

4.3.3.2

Xây d ng các t p tin đ u vào

Hình 4.10 K t qu timing
Nh n xét:
Các yêu c u v th i gian:
Chu kỳ:

1053 ps

Th i gian thi t l p:

162.07ps

Th i gian gi :

50.206 ps

Th i gian truy c p:

765.54 ps

Th i gian gi ngõ ra:

759.75 ps

Như v y so sánh v i u c u bài tốn thì timing chưa phù
h p v i các yêu c u ñ ra.

4.4 K t lu n chương

T p tin d ng sóng đ u vào (wave file), các l nh ño (meas

Trong chương này ta đã th c hi n mơ ph ng thi t k , ñưa ra

file): xây d ng các t p tin này d a trên cơ s d li u ñư c vi t trong

các k t qu cu i cùng. Đ ng th i, so sánh v i các yêu c u ñ u vào

t p tin excel, sau đó t o ra t p tin d ng sóng và các l nh đo b ng m t

xem có phù h p khơng v c ch c năng và tính năng c a thi t k .

chương trình ngơn ng C-shell.
T o t p tin các thơng tin k t n i t sơ ñ m ch
Dùng t p tin model c a nhà s n xu t
T o t p tin ñi u khi n (ctl file)


25

26
ñ ng ñ c c a b nh . Sau đó, ti n hành đo cơng su t, th i gian ñáp

K T LU N VÀ KI N NGH

ng c a b nh .

K t lu n:

Thi t k b nh nhúng là m t quy trình ph c t p tr i qua
nhi u giai ño n v i nh ng yêu c u kh t khe v ñ chính xác. Vi c

V ph n lý thuy t:
Phân tích c u trúc và ho t ñ ng c a các transistor CMOS
- m t trong nh ng ph n t cơ b n c u thành nên các c ng và các

thi t k b nh địi h i ngư i thi t k c n ph i có nhi u kinh nghi m
và do ñ tài này khá m i nên lu n văn này còn nhi u h n ch như:
Chưa t i ưu ñư c thi t k v cơng su t, t c đ cũng như

m ch logic.
Tìm hi u t ng quan v m t b nh nhúng ROM và các

di n tích c a b nh .
Chưa mô ph ng ki m tra các trư ng h p x y ra các ñi u

ng d ng c a nó trong th c t .
Phân tích c th m t quy trình thi t k b nh nhúng

ki n racing có th

thư ng đư c s d ng trong th c t . T vi c ti p nh n các yêu c u c a

nh hư ng ñ n ho t ñ ng c a b nh .

Dung lư ng b nh còn th p.

khách hàng đ n vi c phân tích, thi t k ki n trúc t ng quan c a m t

Hư ng phát tri n ñ tài:

b nh . Sau đó, d a vào ki n trúc t ng quan đó, ngư i thi t k ti n

Đ kh c ph c nh ng h n ch trên thì hư ng phát tri n c a ñ

hành ñi vào thi t k chi ti t cho t ng kh i, t ng m ch c th c a b

tài là:

nh . Cơng đo n cu i cùng c a quy trình là ti n hành ki m tra các
ho t đ ng c a thi t k có th a mãn ñư c các yêu c u c a khách hàng

Xây d ng mơ hình đư ng t i h n (critical path) và dùng
ph n m m mô ph ng HSPICE ñ ño timing và t c ñ c a b nh .

hay chưa? Quy trình thi t k đư c hồn thành khi t t c các yêu c u
c a khách hàng ñã ñư c th a mãn.
Gi i thi u bài toán thi t k

Thi t l p q trình mơ ph ng và ki m tra ho t ñ ng c a
b nh trong các trư ng h p Racing ñ tránh nh ng trư ng h p gây

b

nh

nhúng ROM

512x4x16 l p trình b ng ACTIVE và CONTACT.

ra l i.

Th c hi n mô ph ng nhi u l n đ tìm ra đư c nh ng giá
tr t i ưu cho thi t k .

V ph n thi t k :
Ti n hành ñi vào thi t k b nh ROM 512x4x16, phân

Ngoài cơng ngh 45nm, hi n nay cịn có cơng ngh m i

tích ch c năng, v sơ đ m ch nguyên lý cho t ng kh i cơ b n c a

là 28nm. Do đó m t hư ng phát tri n n a c a ñ tài là thi t k b nh

b nh . B trí, s p x p các kh i ch c năng

này s d ng công ngh 28nm. Tuy nhiên lưu ý r ng, khi cơng ngh

nh ng v trí thích h p,

đ m b o tính cân đ i c a b nh .
Ti n hành ki m tra ch c năng c a thi t k v i vi c xây
d ng các b vector ñ u vào ñ ki m tra, ch y u là ki m tra ho t

càng gi m (t c chi u dài kênh d n gi m xu ng) thì nh hư ng c a
dịng rị là r t l n (vì dịng rị t l ngh ch v i chi u dài kênh d n).