Mô hình tính toán và Kiến trúc mảng tái cấu hình cấu trúc thô cho các ứng dụng điều khiển hiệu năng cao

HộiHội
Thảo
Quốc Gia 2015 về Điện Tử, Truyền Thông và Công Nghệ Thông Tin (ECIT 2015)
Thảo Quốc Gia 2015 về Điện Tử, Truyền Thông và Công Nghệ Thông Tin (ECIT 2015)

Mô hình tính tốn và Kiến trúc mảng tái cấu hình cấu
trúc thô cho các ứng dụng điều khiển hiệu năng cao
Nguyễn Đức Nam, Trần Quang Vinh, Nguyễn Kiêm Hùng
Khoa Điện tử - Viễn thông, Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội
Email:
Abstract— Trong bài báo này, chúng tơi đề xuất mơ hình tính
tốn và kiến trúc một mảng tái cấu hình cấu trúc thơ CGRA
(Coarse-Grained Reconfigurable Architecture) cho các ứng dụng
điều khiển đòi hỏi hiệu năng tính tốn cao. Đây là một mơ hình
tính tốn mới nhằm giải quyết các vấn đề liên quan tới thông
lượng tính tốn lớn trong khi vẫn phải cân bằng các yếu tố: độ
phức tạp, tính mềm dẻo và hiệu năng hoạt động của hệ thống.
Mảng CGRA được đề xuất trong bài báo có thể được tích hợp
như một phần tử tính tốn trong các hệ thống SoC (System-onchip) có khả năng cấu hình động ứng dụng trong kỹ thuật điều
khiển. Kiến trúc được đề xuất đã được mơ hình hóa bằng ngơn
ngữ VHDL nhằm mục đích mơ phỏng và kiểm thử trên FPGA.
Một số ứng dụng đã được ánh xạ và chạy trên kiến trúc CGRA
nhằm kiểm chứng khả năng ứng dụng linh hoạt của kiến trúc
được đề xuất cho một dải các ứng dụng điều kiển khác nhau.

nghiêm trọng của loại cấu trúc này là công suất tiêu thụ,
trễ lan truyền tín hiệu và diện tích thực thi lớn [1].
- Kiến trúc thô tập trung vào khả năng xử lý dữ liệu và
thiết lập cấu hình theo nhóm bit với các khối chức năng
phức tạp (ví dụ ALU (Arithmetic-logic Unit), bộ nhân,
…). Các cấu trúc này thường được thiết kế nhắm tới

một dải các ứng dụng xác định thay vì bất kỳ một ứng
dụng nào như cấu trúc tinh. Các cấu trúc thơ đạt được
sự dung hịa giữa các chỉ tiêu về tính mềm dẻo, hiệu
năng và cơng suất tiêu thụ.
Hiện nay trên thế giới đã có nhiều nghiên cứu khác nhau
về các kiến trúc mảng tái cấu hình cấu trúc thô CGRA
(Coarse-Grained Reconfigurable Architecture). Mỗi nghiên

Keywords- kỹ thuật tái cấu hình, tính tốn song song, vi mạch
lập trình, kiến trúc mảng tái cấu hình cấu trúc thơ, CGRA

I.

cứu đưa ra một kiến trúc đặc trưng riêng với các ưu nhược
điểm khác nhau, hướng tới một số ứng dụng cụ thể. Hai mô

GIỚI THIỆU

Tư duy sử dụng cấu trúc mảng gồm nhiều phần tử xử lý

hình chính nhóm tác giả tham khảo là REMUS[2][3] và
ADRES[4].

trong tính tốn song song được tiếp cận từ nhiều năm nay.
Trong một mảng tính tốn như vậy, các phần tử xử lý có thể
có cấu trúc và tính năng rất đa dạng và phong phú. Ở một hệ
thống lớn, các phần tử này có thể là các vi mạch như DSP
(Digital Signal Processor), bộ xử lý, hay thậm chí là các hệ
máy tính. Ở mức vi mạch, các phần tử trong mảng là các khối
xử lý có cấu trúc ở mức thấp hơn (ví dụ: các lõi CPU (Central

Processing Unit) trong GPU (Graphics Processor Unit), các tế
bào logic trong FPGA (Field Programable Gate Array), hay
các tế bào thô trong trong PSoC (Programable System-onChip, …). Ở mức thứ hai, cấu trúc của các phần tử xử lý có
thể tiếp tục được phân chia thành loại cấu trúc tinh (finegrained fabrics) và loại cấu trúc thô (coarse-grained fabrics).
Mỗi loại cấu trúc này có những đặc trưng cơ bản riêng như:
- Cấu trúc tinh tập trung vào khả năng xử lý dữ liệu và
thiết lập cấu hình ở mức bit (ví dụ LUT (Look-up

Hình 1: Kiến trúc ADRES

ADRES (Architecture for Dynamically Reconfigurable
Embedded System) là một kiến trúc hướng tới các ứng dụng
nhúng với các hệ thống tích hợp trên một chip đơn SoC
(Sytem-on-Chip). Bộ vi xử lý VLIW (Very Large Instruction

Table), cổng logic, …). Loại cấu trúc này có ưu điểm là
tính mềm dẻo rất cao, nó cho phép có thể thực thi hầu
như bất cứ loại mạch số nào. Tuy nhiên nhược điểm

ISBN: 978-604-67-0635-9

431
431


Hội Thảo
Quốc
2015
ĐiệnTử,
Tử,Truyền

TruyềnThơng
Thơng và
Thơng
Tin Tin
(ECIT
2015)
Hội Thảo
Quốc
GiaGia
2015
vềvềĐiện
vàCơng
CơngNghệ
Nghệ
Thơng
(ECIT
2015)

Word) là thành phần chính của hệ thống, mảng tái cấu hình
đóng vai trị là một phần của vi xử lý, giúp gia tốc tính tốn.
Hình 1 minh họa một kiến trúc ADRES gồm một mảng các

Phần còn lại của bài báo được tổ chức như sau: phần II
miêu tả cách tiếp cận xây dựng mô hình của CGRA; phần III
trình bày một kiến trúc CGRA đang thử nghiệm; phần IV là

khối chức năng FU (Functional Unit) kết hợp với các tệp
thanh ghi kết nối với nhau thông qua hệ kết nối định tuyến
(được tạo bởi dây nối, bộ ghép kênh, bus dữ liệu). Việc kết
hợp CGRA trực tiếp với bộ vi xử lý làm tăng khả năng làm

việc của hệ thống nhưng lại buộc cấu trúc CGRA phải tương

kết quả kiểm thử trên phần mềm mô phỏng và trên vi mạch
FPGA. Cuối cùng, chúng tôi đưa ra một số kết luận trong phần
V.
II.

XÂY DỰNG MÔ HÌNH

Trong kỹ thuật điều khiển, các phép tốn vector với vịng

thích với một kiến trúc vi xử lý cố định, không được linh hoạt
so với cách thực hiện dưới dạng IP core như cách thực hiện
của kiến trúc REMUS trình bày ở dưới đây.

lặp khơng có rẽ nhánh được thực hiện phổ biến (ví dụ: phép
nhân ma trận, phép nhân chập, tính trung bình, …). Những
phép tốn này thường chiếm phần lớn tài ngun tính tốn của
hệ thống. Do đặc trưng của các vi xử lý truyền thống, các phép
toán mà ALU hỗ trợ thường chỉ hỗ trợ phép toán với hai số
hạng, nên cách thực hiện đơn giản nhất là sử dụng các vòng
lặp FOR lồng vào nhau. Khi đó để hồn thành một phép tốn
vector thường phải mất rất nhiều xung nhịp hệ thống. Xét một
số đoạn giả mã C thực hiện các phép toán đơn giản sau:
(1) Phép nhân vô hướng
For (i=0; i++; i<=N)
{dot_produc= dot_produc +x(i) * y(i)}
(2) Phép tính tích chập
For (i=0; i++; i<=N)
{ Output(i) = 0;

For (j=0;j++;j{ Output(i) = Output(i)+x(i+j)*h(j) }
Dễ nhận thấy rằng, với một cấu trúc vi xử lý truyền

Hình 2: Kiến trúc RSoC của bộ xử lý REMUS

REMUS (REconfigurable MUltimedia System) là một
kiến trúc CGRA hướng tới các ứng dụng xử lý đa phương tiện
và xử lý tín hiệu băng gốc trong truyền thông. Kiến trúc này
kết nối trong một hệ thống SoC như mơ tả Hình 2. Hệ thống
gồm hai RPU được sử dụng kết hợp với một lõi vi xử lý ARM,
cùng với các module khác. Các phần tử trong hệ thống liên kết

thống, để thực hiện các vòng lặp đơn giản trên, hệ thống phải
thực hiện lặp lại nhiều lần việc kiểm tra điều kiện khi nào
vòng lặp kết thúc. Như vậy một phần lớn thời gian tính tốn
phải dùng cho việc kiểm tra điều kiện dừng của vòng lặp. Hơn
thế trong mơ hình tính tốn phân chia thành nhiều giai đoạn
lệnh, vi xử lý cũng cần thực hiện lặp đi lặp lại việc nạp và giải
mã cùng một mã lệnh trong tính tốn của thân vịng lặp. Điều
này dẫn đến hiệu quả thực thi của các vòng lặp trên vi xử lý là
rất thấp.

với nhau qua bus AHB. Ngồi bus AHB, các RPU cịn có thể
giao tiếp qua hệ thống chia sẻ dữ liệu dành riêng, cũng như
qua giao diện với bộ nhớ ngoài EMI (External Memory
Interface). Khối PU là một mảng gồm tám vi xử lý RISC có
nhiệm vụ giám sát hoạt động của RPU, đồng thời cũng có thể

Với mơ hình thực thi tuần tự của các vi xử lý, thiết kế hệ

thống tính tốn thường sẽ tương đối đơn giản vì vi xử lý có thể
chia sẻ giữa nhiều nhiệm vụ tính tốn khác nhau. Tuy nhiên,
khi tốc độ tính tốn u cầu phải tăng cao, lúc này hệ thống
tính tốn cần phải thực hiện theo phương án song song để tăng

hỗ trợ xử lý trong những trường hợp các phép tốn khơng phù
hợp với thiết kế của RPU.
Việc thiết kế CGRA dưới dạng IP-core như REMUS tạo
thuận tiện cho việc sử dụng lại thiết kế trong các hệ thống
khác nhau, không bị phụ thuộc nhiều vào kiến trúc vi xử lý.
Mơ hình CGRA nhóm tác giả lựa chọn dựa trên hướng phát
triển này.
Bài báo này đề xuất một số cải tiến về mơ hình tính tốn
và kiến trúc cho mảng tái cấu hình cấu trúc thơ [2] nhắm tới

thơng lượng tính tốn (trong khi có thể vẫn giữ nguyên tốc độ
xung nhịp đồng hồ, vì thực tế việc tăng tốc độ xung nhịp chỉ
có thể đạt một tới một giới hạn nhất định do giới hạn bởi công
nghệ chế tạo vi mạch hiện nay).
Việc thực hiện song song nhiều phép tốn cùng lúc có
nhiều cách tiếp cận khác nhau. Trong bài báo này, với mục
tiêu cân bằng giữa tài nguyên, tính mềm dẻo, tốc độ tính tốn,

các ứng dụng điều khiển hiệu năng cao mà nhóm tác giả đang
xây dựng và phát triển tại Trường Đại học Công nghệ, Đại học
Quốc gia Hà Nội.

432
432

Thảo Quốc Gia 2015 về Điện Tử, Truyền Thông và Công Nghệ Thông Tin (ECIT 2015)
HộiHội
Thảo
Quốc Gia 2015 về Điện Tử, Truyền Thông và Công Nghệ Thông Tin (ECIT 2015)

phương án được lựa chọn để thực hiện tính tốn song song là

RCA là một mảng hai chiều của các phần tử xử lý PE.

kiến trúc mảng tái cấu hình cấu trúc thơ. Điểm phân biệt chính
giữa các mảng tái cấu hình kiến trúc thơ CGRA là:

Để thuận tiện cho việc mở rộng thiết kế, các PE sẽ được sắp
xếp thành các hàng (RCA_row). Các phần tử cơ bản của RCA

Cách đưa luồng dữ liệu đầu vào,
Các toán tử được hỗ trợ bởi mỗi phần tử
Cách thực thi luồng dữ liệu giữa các phần tử.

được mơ tả như Hình 3.
Trong q trình hoạt động của RCA, việc cấu hình của
RCA có thể thực hiện lại thường xuyên. Khi đó, thời gian cấu

Theo đó, các tốn tử sẽ được thực hiện bởi các phần tử
xử lý PE (Processing Element). Một phần tử PE có thể thực

hình cho một mảng RCA chiếm một tỷ trọng khơng nhỏ trong
tồn bộ thời gian hoạt động. Để giải quyết vấn đề này, tệp

hiện chức năng của nhiều tốn tử khác nhau tùy thuộc theo
thơng tin cấu hình. Tổ chức của mảng CGRA được thực hiện
bằng cách sắp xếp các PE theo các hàng nối tiếp nhau. Việc

thanh ghi cấu hình RCA_REG_FILE được sử dụng. Trong quá
trình ghi thơng tin vào tệp thanh ghi này (q trình cấu hình),
RCA vẫn có thể thực hiện chức năng tính tốn của cấu hình

định tuyến dữ liệu vào các tốn tử sẽ được điều khiển bởi các

cũ. Nói cách khác, q trình cấu hình có thể thực thi song song

bộ định tuyến (router). Các bộ định tuyến này có nhiệm vụ lựa

với q trình thực thi tính tốn, xử lý số liệu. Chỉ khi nào quá

chọn đầu vào cho các tốn tử.

trình ghi vào tệp thanh ghi kết thúc, lúc đó mới thực hiện nạp
tồn bộ cấu hình mới vào các thanh ghi cấu hình có sẵn trong
mỗi PE.

III.

KIẾN TRÚC MẢNG CGRA

Trên cơ sở tiếp cận phương án thiết kế CGRA trình bày ở

Một phần tử PE bao gồm bốn thành phần chính:

mục II, chúng tơi xây dựng kiến trúc tổng thể của một mảng
tái cấu hình kiến trúc thơ CGRA như chỉ ra trong Hình 3 cơ
bản bao gồm hai phần:
- Phần lõi tính tốn RCA (Reconfigurable Cell
Array): làm nhiệm vụ xử lý các phép toán theo một cấu

-

Router: làm nhiệm vụ định tuyến đầu vào dữ liệu

-

cho DATAPATH;
DATAPATH: thực hiện chức năng tính tốn dữ liệu
dựa trên đầu vào được lựa chọn bởi bộ định tuyến
Router;

hình đã định trước.
- Phần điều khiển chung CGRA_CTRL: thực hiện các
nhiệm vụ cơ bản sau:
o Cung cấp giao diện làm việc của CGRA: bao gồm

-

-

các tín hiệu đồng bộ, điều khiển (CLK, Reset_n,

ACC: thực hiện một trong hai chức năng: đệm dữ
liệu đầu ra cho PE, cộng tích tích lũy dữ liệu đầu ra

của DATAPATH;
CONF_REG: lưu thơng tin cấu hình của PE

…), các đầu vào/ra dữ liệu;
o Lưu trữ tệp tin cấu hình thường dùng trong vùng
nhớ Context_CONF_MEM;
o Điều khiển quá trình ghi/đọc dữ liệu (bao gồm dữ

DATA_A

liệu cấu hình, số liệu cần xử lý, các lệnh điều
khiển, …) với giao diện bên ngoài;
o Điều khiển giao tiếp với RCA để thực hiện q
trình tính tốn, xử lý số liệu.

CONF_DATA

Pre_Row
DATA

DATAPATH

ACC

CGRA

FIFO_A
DATA_O

FIFO_B

FSM

CONTEXT_CONF_
MEM

Hình 4: Cấu trúc một phần tử PE

RCA

FIFO_O

RCA_REG_FILE

CACHE

CGRA_CTRL

DATA_B

Router

CONF_REG

-

RCA_row_#0

Một trong những tính năng quan trọng của CGRA là phải

RCA_row_#1

có khả năng tái cấu hình trong quá trình hoạt động. Quá trình
tái cấu hình này có thể chiếm một phần lớn thời gian trong q
trình làm việc của CGRA. Trong khi đó, số phép tốn trong
một ứng dụng thường không quá nhiều. Để giảm thiểu thời
gian cho việc cấu hình lại hệ thống, bộ nhớ cấu hình ngữ cảnh

RCA_row_#2
RCA_row_#3
RCA_row_#4
RCA_row_#5
RCA_row_#6
RCA_row_#7

CONTEXT_CONF_MEM sẽ lưu sẵn được tối đa 128 cấu hình
khác nhau thường lặp lại trong quá trình tính tốn. Các cấu

Hình 3: Cấu trúc của một CGRA

433
433


Thảo
Quốc
Gia
2015về
vềĐiện
Điện Tử,

Tử,Truyền
Truyền Thơng
Thơng và
Thơng
TinTin
(ECIT
2015)
HộiHội
Thảo
Quốc
Gia
2015
vàCơng
CơngNghệ
Nghệ
Thơng
(ECIT
2015)

hình này sẽ được lưu theo từng khối nhớ quy định sẵn. Việc

Set-Point

Kp

Ki

MUL

MUL

ACC

phân biệt, ghi đọc cấu hình được phân biệt qua ID đánh dấu
thứ tự của cấu hình trong bộ nhớ. Khi có lệnh điều khiển từ
bên ngồi, CGRA_CTRL chỉ cần nạp dữ liệu sẵn có này sang
tệp thanh ghi cấu hình RCA_REG_FILE của RCA.
IV.

SUB

MƠ PHỎNG ĐÁNH GIÁ HIỆU NĂNG

Để đánh giá khả năng tái cấu hình của CGRA, chúng tơi
đã thực hiện mơ phỏng hoạt động CGRA có kích thước mảng
RCA là 44 với các cấu hình thực thi phép tốn khác nhau

SUB

như phép tốn tính tích vơ hướng (Hình 5), tính tổng trong cửa
sổ trượt (Hình 6), vịng điều khiển PI (Hình 7), bộ lọc FIR
(Hình 8),... Đây là những phép tốn cơ bản thường gặp trong

RCA 4x4
Đầu ra

Hình 7: Cấu hình vịng điều khiển PI

kỹ thuật điều khiển. Trên cơ sở cấu hình thực thi như trên, các
phép tốn này có thể tùy biến thành các phép tốn có cấu trúc
tương đương khác (như tính trung bình, tính cơng suất, nội suy

đa thức, …)
x1

y1

x2

x

y2

x3

x

y3

x4

x

y4
x

InputFIFO

x[6]
x[5]
x[4]
x[3]

x[2]
x[1]
x[0]

Mức 1

h[3]


+

+

h[2]

Mức 2
MAC

+

h[1]

Mức 3

MAC

<X, Y>

h[0]

Hình 5: Mơ hình thực thi phép tính tích vơ hướng

MAC

Constant_REG

Đầu vào

z[n]

Hình 8: DFG thực hiện một bộ lọc FIR bậc 4
ACC

ACC

D

D

D

D

D

D

D

D

Chúng tơi đã mơ hình hóa kiến trúc CGRA được đề xuất
bằng ngơn ngữ VHDL để mô phỏng đánh giá và tiến hành
kiểm thử. Mô hình kiểm thử CGRA trên nền tảng vi mạch
FPGA
được
thực
hiện
như
Hình 9.
ALTERA FPGA SoC
uP NIOS

SUB

D

EXT.MEM

D
ALTERA AVALON BUS

RCA 4x4

CGRA_WRAPPER
CGRA
CGRA_CTRL

Đầu ra

ETHERNET
CONTROLLER

PERIPHERAL
INTERFACE

Hình 6: Mơ hình thực thi phép tính tổng trong cửa sổ trượt
RCA

PC

Sensors
Motor driver
...

Hình 9: Mơ hình kiểm thử trên kit FPGA

434
434


Hội Thảo Quốc Gia 2015 về Điện Tử, Truyền Thông và Công Nghệ Thông Tin (ECIT 2015)

Hội Thảo Quốc Gia 2015 về Điện Tử, Truyền Thông và Công Nghệ Thông Tin (ECIT 2015)
Để đánh giá hiệu năng hoạt động của CGRA, chúng tơi

bằng cách sử dụng vịng lặp “FOR” truyền thống so với việc

thực hiện việc so sánh số lượng xung nhịp cần thực hiện cho

xử lý từng khối dữ liệu lớn trên CGRA. Khi đó, u cầu

các phép tốn thường gặp trong kỹ thuật điều khiển: phép toán

CGRA phải đáp ứng được yêu cầu tái cấu hình trong lúc hệ

tính tổng, phép tốn tính tích vơ hướng và phép tính tích chập

thống đang chạy.

Tín hiệu đầu vào có
nhiễu

Tín hiệu đầu sau bộ
cộng theo cửa sổ trượt

Tín hiệu đầu vào trước lọc
có thành phần tần số cao

Tín hiệu đầu ra sau lọc đã
loại bỏ tần số cao

Hình 11: ết quả mơ phỏng bộ lọc FIR bậc 4
với mơ hình RTL trên ModelSim

Hình 10: Kết quả mơ phỏng tính tổng theo cửa sổ trượt
với mơ hình RTL trên ModelSim

Bảng 1. Kết quả mơ phỏng thử nghiệm các vịng lặp trên các nền tảng xử lý khác nhau.

Vịng lặp

Phép tổng SUM
Tích vơ hướng
FIR (8 tap)

Kích
thước dữ
liệu
N=1024
N=2048
N=4096
N=1024
N=2048
N=4096
N=1024
N=2048
N=4096

Lõi NIOS
(Altera)

DSP
(dùng code C
thơng
thường)
24 117
48 181
96 301
30 827

61 827
122 987
X
X
X

29 148
58 142
116 128
64 622
128 864
257 344
407 765
816 384
1 641 778

DSP
(dùng thư
viện riêng)

CGRA
(ModelSim)

X
X
X
555
1 067
2 083
7 216

14 384
29 736

1045
2096
4117
2096
4117
8213
1043
2067
4115

Kết quả đánh giá số chu kỳ thực thi của các vòng lặp trên

của việc cân bằng giữa các yếu tố thiết kế hệ thống (sự mềm

các nền tảng tính tốn khác nhau (gồm lõi vi xử lý NIOS của
Altera, bộ xử lý DSP và mảng CGRA) được thống kê trong

dẻo, sự phức tạp của hệ thống và hiệu năng hoạt động của hệ
thống).

Bảng 1. Hình 10 và Hình 11 chỉ ra kết quả mơ phỏng tính
tổng theo cửa sổ trượt và kết quả mô phỏng của bộ lọc FIR
bậc 4 với mơ hình RTL của mảng CGRA trên phần mềm mơ

V.

KẾT LUẬN

Trong bài báo này chúng tơi trình bày mơ hình và kiến
trúc của một mảng phần cứng có thể tái cấu hình lõi thơ cho
các ứng dụng điều khiển hiệu năng cao. Chúng tơi cũng chỉ ra
mơ hình hoạt động của hệ thống thông qua việc ánh xạ một số
ví dụ cụ thể lên kiến trúc mảng nhằm mục đích kiểm chứng
đánh giá mảng phần cứng được đề xuất. Kết quả mô phỏng chỉ

phỏng ModelSim.
Kết quả mô phỏng CGRA trên ModelSim cho thấy tốc độ
thực hiện tương đương với DSP, ở một số kết quả thực hiện có
thể tốt hơn. Tốc độ tính tốn của CGRA được cải thiện do
thực hiện song song quá trình nạp dữ liệu và tính tốn cùng
lúc.
Trong bài báo này, qua kết quả đánh giá thử nghiệm trên
phần mềm mô phỏng và chạy thử nghiệm trên nền tảng vi
mạch FPGA, chúng tôi thấy rằng kiến trúc thơ CGRA có

ra rằng, mảng CGRA được đề xuất có thể tái cấu hình rất linh
hoạt với khả năng khai thác tốt các cơ chế song song và tính
cục bộ dữ liệu của thuật tốn nhằm tăng hiệu năng xử lý và
giảm băng thông truy xuất bộ nhớ. Trong tương lai chúng tơi
sẽ tiếp tục tối ưu hóa kiến trúc được đề xuất, đồng thời tiến
hành đánh giá kiến trúc với các ứng dụng điều khiển phức tạp
hơn.

những ưu điểm nhất định đối với các bài tốn có yếu tố sử
dụng vòng lặp với dữ liệu đầu vào có kích thước lớn. Kỹ thuật
tính tốn trên CGRA khơng phải là tối ưu nhất mà là kết quả

435
435


Hội Thảo Quốc Gia 2015 về Điện Tử, Truyền Thông và Công Nghệ Thông Tin (ECIT 2015)
Hội Thảo Quốc Gia 2015 về Điện Tử, Truyền Thông và Công Nghệ Thông Tin (ECIT 2015)

TÀI LIỆU THAM KHẢO
[1]

[2]

[3]

G. Theodoridis, D. Soudris and S. Vassiliadis: “A Survey of CoarseGrain Reconfigurable Architectures and Cad Tools Basic Definitions,
Critical Design Issues and Existing Coarse-grain Reconfigurable
Systems”, Springer 2008, p89-149.
Hung K. NGUYEN, Quang-Vinh TRAN, and Xuan-Tu TRAN: Data
Locality Exploitation for Coarse-grained Reconfigurable Architecture in
a Reconfigurable Network-on-Chip, The 2014 International Conference
on Integrated Circuits, Design, and Verification (ICDV 2014), Hanoi 1415/2014.3
Kiem-Hung Nguyen, Peng Cao and Xue-Xiang Wang: “An Efficient
Implementation of H.264/AVC Integer Motion Estimation Algorithm on

[4]

[5]
[6]

436

436

Coarse- grained Reconfigurable Computing System”, Journal of
computers, Vol. 8, No. 3, March 2013.
Frank Bouwens, Mladen Berekovic, Bjorn De Sutter, and Georgi
Gaydadjiev: “Architecture Enhancements for the ADRES CoarseGrained Reconfigurable Array” HiPEAC 2008, LNCS 4917, pp. 66–81,
2008..
Frank Bouwens, Mladen Berekovic, Andreas Kanstein, and Georgi
Gaydadjiev: “Architectural Exploration of the ADRES, Coarse-Grained
Reconfigurable Array”, ARC 2007, LNCS 4419, pp. 1–13, 2007
Andy Lambrechts, Praveen Raghavan, Murali Jayapala, Francky
Catthoor, and Diederik Verkest: “Energy-Aware Interconnect
Optimization for a Coarse Grained Reconfigurable Processor”, 21st
International Conference on VLSI Design, 2008, Hyderabad, India.