Bài giảng Điện tử 1: Phần 2 - Trường ĐH Công nghệ Sài Gòn

BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

97

CHƯƠNG 03

  TRANSISTOR HIỆU ỨNG TRƯỜNG ‐ FET  
Trong chương 3 chúng ta khảo sát một dạng thứ hai của transistor áp dụng hiệu ứng
trường, FET(Fiel-Effect Transistor). Không như transistor, FET là linh kiện đơn cực (unipolar);
khi giải thích nguyên tắc hoạt động chúng ta khơng dùng đến dịng lổ trống và electron tự do
mà chỉ sử dụng duy nhất một loại điện tích tải (charge carrier).
FET bao gồm hai loại chính: JFET (Junction Field-Effect Transistor) và MOSFET (Metal
Oxide Semiconductor Fiel-Effect Transistor).
Transistor là loại linh kiện kiểm sốt dịng điện, dùng dịng cực nền để điều khiển hay
kiểm sốt dịng cực thu. Với FET thì khác, đây là linh kiện được điều khiển bằng điện áp;
dùng áp giữa hai đầu cực cổng (Gate) và nguồn (source) để kiểm sốt hay điều khiển được
dịng qua linh kiện. Đặc điểm chính của FET là loại linh kiện có giá trị tổng trở nhập rất lớn.

3.1 JFET (JUNCTION FIELD-EFFECT TRANSISTOR):
JFET được tạo thành từ thanh bán
dẫn n hay p được gọi là kinh n (n
channel) hay kinh p (p channel). Tại
khoảng giữa của JFET kinh n được
khuếch tán các vùng bán dẫn p ; tương
tự với JFET kinh p tại khoảng giữa chúng
ta khuếch tán các lớp bán dẫn n, xem
hình H3.1

Hình H 3.1

JFET có 3 đầu ra; đầu trên của

kinh là cực Drain (cực D cịn được gọi là
cực Máng hay cực Thốt); đầu dưới của
kinh là cực Source (cực S hay cực
Nguồn). Phần bán dẫn khác loại với kinh
được khuếch tán vào linh kiện được gọi là
cực Gate (cực G hay cực Cổng)

3.1.1.NGUYÊN TẮC HOẠT ĐỘNG:
Trong hình H3.2 trình bày phương pháp cấp
nguồn áp DC phân cực cho JFET kinh n. Áp VDD được
cấp giữa hai đầu cực D và cực S (điện thế cực D cao
hơn điện thế cực S). Áp VGG dùng phân cực ngược các
cực G và S (điện thế cực S cao hơn điện thế cực G).
JFET luôn luôn hoạt động với mối nối pn giữa
cực G và cực S phân cực ngược.
Điện áp phân cực ngược giữa cực G và cực S tạo
thành vùng nghèo dọc theo mối nối pn. Vùng nghèo
trải rộng trong kinh n làm giảm độ rộng của kinh (xét
tại cực G) dẫn đến điện trở nội của kinh gia tăng.
Độ rộng của kinh tại cực G và nội trở của kinh
được điều khiển bằng cách điều chỉnh thay đổi áp phân
cực VGG. Tóm lại cường độ dòng điện ID từ cực D đến
cực G được điều chỉnh thay đổi bằng áp VGG, xem kết
quả tóm tắt trong hình H3.3.

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010

Hình H3.2

98

BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

a./ Phân cực để JFET dẫn

b./ Giảm áp phân cực VGG dòng ID tăng

b./ Tăng áp phân cực VGG dịng ID giảm

HÌNH H3.3: Ảnh hưởng của áp phân cực VGG đối với tính dẫn và dịng ID của JFET.

3.1.2.ĐẶC TÍNH VÀ THƠNG SỐ CỦA JFET:
Ký hiệu của JFET áp dụng trong các sơ
đồ nguyên lý được trình bày trong hình H3.3.
3.1.2.1. CÁC ĐỊNH NGHĨA VÀ CÁC THƠNG SỐ CƠ
BẢN :

Trong mạch hình H3.5, cho áp giữa cực
G và cực S bằng 0 ( VGS = 0 V), hay tạo sự
ngắn mạch giữa cực G và cực S.
Khi thay đổi áp VDD từ 0 V, dòng ID gia
tăng tỉ lệ thuận với áp VDD , đoạn đặc tuyến AB
trong hình H3.5 b.

HÌNH H3.4: Ký hiệu của JFET

Trong vùng chứa đoạn AB, điện trở nội của kinh xem như khơng đổi vì vùng nghèo khơng
đủ rộng để ảnh hưởng. Vùng chứa đoạn AB được gọi là vùng có tính điện trở (Ohmic area) vì
quan hệ giữa áp VDS với dịng ID tn theo định luật Ohm.

Tại vị trí B đặc tuyến bắt đầu chuyển hướng không tăng, duy trì dịng ID khơng đổi trong
khi áp VDS tiếp tục gia tăng. Tại đoạn BC, áp phân cực ngược giữa cực G và cực D làm tăng
vùng nghèp đủ lớn để khống chế sự gia tăng của áp VDS duy trì dịng ID bằng hằng số . JFET xem
như tương đương nguồn dòng khi làm việc trong vùng này.

a./ JFET với VGS = 0V và thay đổi VDD

b./ Đặc tuyến ID theo áp VDD khi VGS = 0V

HÌNH H3.5: Đặc tính của JFET khi ngắn mạch cực G và S.
STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

99

ĐIỆN ÁP PINCH-OFF (ĐIỆN ÁP THẮT)
Khi VGS = 0V, giá trị áp VDS tại lúc dòng ID bằng hằng số (điểm B trong hình H3.5b) được
gọi là điện áp Pinch-Off (trong một số tài liệu gọi là điện áp thắt) và được ký hiệu là VP .
Với linh kiện JFET cho trước, giá trị VP cố định.
Khi dòng ID đặt giá trị hằng số trong đoạn BC, ta gọi giá trị này là IDSS (Drain to Source
current with gate Shorted). Giá trị dòng IDSS được cho trong các sổ tay hay các đặc tính kỹ thuật.
Khi bỏ qua ảnh hưởng của mạch , dịng IDSS chính là dòng ID cực đại của JFET trong điều kiện
ngắn mạch cực G với cực S (VGS = 0V).
Trong đặc tuyến hình H3.5b, tại điểm C xãy ra hiện tượng “breakdown” dòng ID tăng rất
nhanh tương ứng với sự gia tăng áp VDS. Hệ quả của hiện tượng “Breakdown” là phá hủy linh
kiện, do đó JFET ln ln hoạt động tại vùng thấp hơn điểm “breakdown” và trong vùng
dòng ID bằng hằng số (đoạn BC trên đặc tuyến).

a./ Khi VDS = 0 V ; ID = 0A

c./ Khi VDS = VP ; ID = IDSS = hằng số

b./ ID gia tăng tỉ lệ thuận VDS trong vùng có tính trở

d./ Khi VDS tăng , ID = IDSS cho đến breakdown xãy ra

HÌNH H3.6: Tác động của JFET tạo ra đặc tuyến ID = f (VDS) khi VGS = 0V .
STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


100

BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

ÁP VGS ĐIỀU KHIỂN DỊNG ID

HÌNH H3.7: Họ đặc tuyến ID = f (VDS) của JFET khi thay đổi áp VGS .

Khi thay đổi nguồn VGG để điều chỉnh áp phân cực ngược VGS giữa cực G và cực S, lúc gia
tăng áp VGS ta có được họ đặc tuyến ID = f (VDS) theo hình H3.7. Cần nhớ:
Dòng ID giảm khi suất của áp VGS tăng.
Tương ứng với mỗi giá trị VGS  0V, điện áp thắt (Pinch-off) của JFET là VDS < VP
Phương pháp điều khiển dịng ID bằng áp VGS tóm tắt trong hình H3.8.

a./ VGS  0V ; VDS  VP ; ID  IDSS

b./ Khi VGS < 0 V ; dòng ID giảm và bằng hằng số trong vùng
trên của điểm đạt điện áp thắt VDS .

c./ Khi VGS càng âm hơn ; dòng ID giảm thấp nhưng vẫn
bằng hằng số trong vùng trên của điểm đạt điện áp thắt VDS

d./ Khi VGS   VGS   ; dòng ID tiếp tục giảm
off
Khi VGS   VGS   ; dịng ID  0A
off

HÌNH H3.8: Thay đổi áp VGS điều khiển dịng ID.

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

101

ĐIỆN ÁP CUT-OFF (ĐIỆN ÁP NGƯNG DẪN):
Giá trị áp VGS làm cho dòng ID  0A được gọi
là điện áp cut-off, ký hiệu là VGS(off) . Linh kiện JFET
phải hoạt động trong phạm vi VGS = 0V và VGS(off).
Trong phạm vi dảy giá trị của áp VGS trên dòng ID thay
đổi từ giá trị cực đại IDSS đến giá trị 0A.
Trạng thái cut off hình thành do sự nới
rộng của vùng nghèo làm giảm độ rộng kinh dẫn
thành một điểm, hay làm tắt nghẹt kinh dẫn.
Trong hình H3.9 trình bày trạng thái ngưng
dẫn của JFET khi vùng nghèo mở rộng làm tắt nghẹt
kinh dẫn.

HÌNH H3.9: JFET tại trạng thái ngưng dẫn.

QUAN HỆ GIỮA ÁP CUT-OFF VÀ ÁP PINCH-OFF::
Theo nội dung vừa trình bày ta nhận thấy có sự khác biệt giữa các trạng thái pinch-off và
trạng thái cutt-off. Áp VP chính là giá trị áp VDS tại lúc dòng ID đạt giá trị hằng số khi VGS = 0V.
Mặc dù, trạng thái pinch-off xãy ra với áp VDS < VP khi VGS  0V.
Trong các tài liệu trình bày đặc tính kỹ thuật cho bởi các nhà sản xuất linh kiện bán dẫn
thường cho số liệu VGS(off) hay VP , nhưng không cho cả hai số liệu. Theo các tài liệu kỹ thuật này
giá trị VGS(off) và VP có suất bằng nhau nhưng trái dấu:

VP   VGS(off)

(3.1)

THÍ DỤ 3.1:

Cho mạch theo hình H3.10, biết các thông số của
JFET gồm: VGS(off)  4V và IDSS  12 mA .
Xác định giá trị cực tiểu của áp VDD cần thiết để đưa
linh kiện hoạt động trong vùng dòng ID bằng hằng số.
GIẢI:
Áp dụng quan hệ VGS(off)   VP  4V ta có VP  4V .

HÌNH H3.10

Từ mạch điện hình H3.10, áp dụng định luật Kirchhoff 2
cho mắt lưới chứa các cực D và S của JFET, ta suy ra quan hệ sau:
VDD  VDS  RD .ID

Suy ra:
VDD  VP  RD .IDSS  4  560.0,012  10,72 V
3.1.2.2. ĐẶC TUYẾN CHUYỂN CỦA JFET
(TRANSFER CHARACTERISTIC):

Với các nội dung vừa trình bày theo trên, dịng
điện ID được điều khiển khi that đổi áp VGS trong dảy
giá trị từ 0V đến VGS(off).
Với JFET kinh n giá trị VGS(off) < 0V và với JFET
kinh n giá trị VGS(off) > 0V.
Đồ thị hay đường biểu diễn trình bày quan hệ
giữa dòng điện ID theo áp VGS được gọi là đặc tuyến
chuyển của JFET, xem hình H3.11.

HÌNH H3.11: Đặc tuyến chuyển

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


102

BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

HÌNH H3.12: Đặc tuyến chuyển ID = f (VGS) được suy ra từ họ đặc tuyến ID = f (VDS).

Trong hình H3.11, cho thấy đặc tuyến chuyển cắt hệ trục tọa độ tại hai điểm đặc biệt:
Điểm cut-off :

( VGS  VGS(off) ; ID  0A )

Điểm pinch-off:

( VGS  0V ; ID  IDSS )

Khi biết trước họ đặc tuyến ID = f (VDS) với VGS là thông số, ta suy ra được đặc tuyến
chuyển, xem hình H3.12. Mỗi điểm trên đặc tuyến chuyển quan hệ với cặp giá trị VGS và ID trên họ
đặc tuyến ID = f (VDS). Thí dụ trong hình H3.12, khi VGS  2V ; ID  4,32 mA và các giá trị
VGS(off)  5V và IDSS  12mA .
Đặc tuyến chuyển của JFET được biểu diễn theo quan hệ sau:

VGS 

ID  IDSS .  1 
VGS(off ) 


2

(3.2)

THÍ DỤ 3.2:

Với đặc tuyến chuyển cho trong hình H3.12, ta có: VGS(off)  5V và IDSS  12mA .
Áp dụng quan hệ (3.2) ta có quan hệ hàm cho đặc tuyến chuyển viết theo dạng sau:
2

V
ID  12.  1  GS  [mA]

5 

Kiểm chứng tọa độ các điểm trên đặc tuyến chuyển, tại các vị trí cho trước giá trị VGS.

VGS [V]

4

3

2

1

ID [mA]

0,48

1,92

4,32

7,68

Kết quả tính tốn từ quan hệ (3.2) phù hợp với kết quả suy ra từ đặc tuyến hình H3.12.
STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

THÍ DỤ 3.3:

Cho JFET mã số 2N5458 có một phần đặc tính kỹ thuật như sau :

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010

103


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

104

HÌNH H3.13: Đặc tuyến chuyển ID = f (VGS) và họ đặc tuyến ID = f (VDS) của linh kiện 2N5458.

Ta tìm được các số liệu VGS(off)  5,8V và IDSS  9 mA của JFET 2N5458.
Áp dụng quan hệ (3.2) suy ra đặc tuyến chuyển của linh kiện như sau:
2

V 

ID  9.  1  GS  [mA]
5,8 

Kiểm chứng tọa độ các điểm trên đặc tuyến chuyển, tại các vị trí cho trước giá trị VGS.

VGS [V]

5

4

3

2

1

ID [mA]

0,17

0,87

2,1

3,86

6,16

Kết quả tính tốn theo quan hệ (3.2) cho giá trị tương đối phù hợp với số liệu của đặc tính
chuyển cho trong hình H3.13. Mức độ chính xác của phép tính tùy thuộc vào các giá trị VGS(off) và
IDSS xác định được từ đặc tính kỹ thuật.
3.1.2.3. HỆ SỐ ĐIỆN DẪN CỦA JFET (FORWARD TRANSCONDUCTANCE)

Hệ số điện dẫn được ký hiệu là gm là tỉ số của độ biến thiên dòng ID so với độ biến thiên áp
VGS trên đặc tuyến chuyển tại điện áp VDS cho trước, xem hình H3.13.

gm 

ID
VGS

(3.3)
VDS  const

Đơn vị đo: [gm ]  [S] , S :Siemens. Đơn vị đo lường điện dẫn khác là [mho]; với 1mho = 1S
Vì đặc tuyến chuyển của JFET phi tuyến, giá trị gm ln thay đổi phụ thuộc vào vị trí trên
đặc tuyến chuyển. Giá trị lớn nhất của gm tại các điểm gần vị trí VGS  0V . Trong các đặc tính kỹ
thuật giá trị gm được xác định tại VGS  0V . Ngoài ra trong một số đặc tính kỹ thuật hệ số điện
dẫn được thay thế bằng tổng dẫn (forward transfer admittance) y fs . Trong thí dụ 3.3 , linh kiện
JFET 2N5458 có giá trị tổng dẫn cực tiểu là y fs  1500 mho  1500 S tại áp VDS = 15 V.
STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

105

Khi biết trước giá trị gmo
nào đó, ta có thể phỏng
địnhđược giá trị khác của gm
tại vị trí bất kỳ nào đó trên đặc
tuyến chuyển bằng cách áp
dụng quan hệ sau:


VGS 
gm  gmo  1 
 (3.4)

VGS(off ) 


Trong
trường
hợp
không xác định được giá trị
gmo, chúng ta có thể tính tốn
gía trị gm bằng cách dựa vào
các giá trị IDSS và VGS(off) theo
quan hệ sau:

gm 
HÌNH H3.14: Phương pháp xác định thông số điện dẫn hay tổng dẫn

2IDSS
VGS(off)

(3.5)

trên đặc tuyến chuyển.
THÍ DỤ 3.4:

Trong đặc tính kỹ thuật của linh kiện JFET 2N5457 cho bởi nhà sản xuất, đã trình bày trong
thí dụ 3.3; ta có các số liệu như sau: IDSS  3 mA ; VGS(off )  6V max và hệ số tổng dẫn trên đặc
tuyến chuyển yfs(max)  5000 S .
Áp dụng các số liệu trên xác định hệ số điện dẫn tại lúc VGS  4V và suy ra giá trị dòng ID
tại vị trí này.
GIẢI

Ta có giá trị yfs(max)  5000 S chính là giá trị gmo . Áp dụng quan hệ (3.4) suy ra:


VGS
gm  gmo  1 

VGS(off )



4V 

 5000S  1 
  1666,67S

6V




Dòng ID tại VGS = 4V được xác định theo quan hệ (3.2):
2
1
4 

ID  3mA.  1 
  mA  333,33 A
3

6 

3.1.2.3. ĐIỆN TRỞ NHẬP (INPUT RESISTANCE) VÀ ĐIỆN DUNG (CAPACITANCE)

Như đã trình bày trong các mục trên, JFET hoạt động khi mối nối G-S phân cực nghịch,
hiện tượng này khiến điện trở nhập tại cực cổng có giá trị rất cao. Giá trị rất lớn của điện trở
nhập là ưu điểm của JFET so với BJT. Trong các tài liệu kỹ thuật của JFET điện trở nhập được
xác định theo dòng phân cực ngược cực cổng IGSS tại giá trị áp nào đó giữa hai cực G và S. Tổng
trở nhập cũng có thể xác định theo quan hệ sau :

R IN 

VGS
IGSS

(3.6)

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


106

BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

THÍ DỤ 3.5:

Với JFET có IGSS  2nA ứng với VGS  20 V , điện trở nhập được xác định như sau:

R IN 

VGS
20V

 10000 M

IGSS
2nA

Khi nhiệt độ gia tăng dòng IGSS tăng dẫn đến giá trị điện trở nhập giảm thấp.
Điện dung nhập Cicss là kết quả hoạt động của JFET tại mối nối phân cực ngược. Nói cách
khác tại mối nối pn phân cực nghịch có tác động như tụ điện, điện dung của tụ điện phụ thuộc
vào mức áp phân cực nghịch.
Với JFET 2N5457 có giá trị điện dung cực đại Cicss = 7 pF tại VGS = 0.
3.1.2.5. ĐIỆN TRỞ GIỮA CỰC DRAIN VÀ SOURCE :

Theo nội dung vừa trình bày, trong đặc tuyến mơ tả quan hệ giữa dịng ID theo áp VDS trên
điểm pinch-off giá trị dòng ID hầu như không đổi trong phạm vi rộng của áp VDS . Điều này cho
thấy với phạm vi thay đổi rộng giá trị áp VDS tương ứng với pham vi thay đổi rất bé dòng ID .
Điện trở giữa cực Drain và cực Source được xác định theo quan hệ :
r 'ds 

VDS
ID

(3.7)

Trong các tài liệu kỹ thuật thông số này được cho dưới dạng điện dẫn ngõ ra gOS hay
tổng dẫn ngõ ra yOS .

3.1.3.PHÂN CỰC JFET:
Tương tự như Transistor, mục tiêu của việc phân cực là xác định thông số DC của điểm
làm việc Q bao gồm dòng ID và áp VDS . Với JFET ta có hai dạng mạch phân cực: tự phân cực
(self bias) và phân cực dùng cầu phân áp (voltage-divider bias).
3.1.3.1. MẠCH PHÂN CỰC JFET DẠNG TỰ PHÂN CỰC :

Tự phân cực là dạng phân cực
thường dùng cho JFET. Theo phân tích trên
JFET chỉ hoạt động khi được phân cực
ngược giữa mối nối G- S . Điều kiện này
cần áp âm VGS cho JFET kinh n và áp
dương VGS cho JFET kinh p. Các điều kiện
này có thể đạt được bằng các mạch tự phân
cực, xem hình H3.15 .
Điện trở cực cổng RG khơng ảnh
hưởng đến sự phân cực vì áp đặt ngang
qua qua hai đầu phần tử này bằng 0. Điện
trở RG cần thiết để cơ lập tín hiệu AC trong
các mạch khuếch đại.
Với JFET kinh n hình H3.15 (a)
dịng IS tạo áp ngang qua hai đầu điện trở RS
hình thành nguồn áp dương so với với Gnd.
Vì dịng IS = ID và VG = 0 nếu VS  ID .R S thì :

HÌNH H4.15:

VGS  VG  VS  0  ID .R S  ID .R S

Hay

VGS  ID .R S

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

107

Với JFET kinh p hình H3.15 (b) dịng IS qua điện trở RS hình thành nguồn áp âm tại cực
Source so với với Gnd. Suy ra
VGS  ID .R S

Với JFET kinh n hình H3.15 (a) áp giữa Cực Thoát (Drain) so với Gnd được xác định
theo quan hệ sau :
VD  VDD  ID .RD

Vì

VS  ID .R S

Suy ra

VDS  VD  VS  VDD  ID .  RD  R S 

Nên nhớ q trình phân tích JFET kinh p thực hiện tương tự nhưng cần lưu ý dấu của
các áp khi khi khảo sát.
THÍ DỤ 3.6:

Tìm áp VDS và VGS trong hình H3.16.
Với JFET cho trong mạch với các thơng số nội định trước như : gm ;
VGS(off) ; và IDSS sẽ hình thành dịng ID  5 mA . Với một JFET khác, ngay cà
khi cùng mã số cùng loại, có thể khơng tạo ra cùng kết quả khi nối vào mạch
vì phụ thuộc vào sự thay đổi giá trị của các thơng số.
GIẢI:

Ta có:

VS  ID .R S   5 mA  .  220    1100mV  1,1 V
VD  VDD  ID .RD  15 V   5 mA  .  1k   15 V  5 V  10 V
Suy ra:
VDS  VD  VS  10 V  1,1 V  8,9 V
HÌNH H4.16

Vì VG  0 V
VGS  VG  VS  0 V  1,1 V  1,1 V

ĐỊNH ĐIỂM LÀM VIỆC Q TRONG MẠCH TỰ PHÂN CỰC JFET
Phương pháp cơ bản tính gần đúng để đạt được điểm phân cực cho JFET là xác định
dòng ID theo giá trị áp VGS định trước hoặc ngược lại. Sau đó tính tốn để xác định giá trị điện trở
RS theo quan hệ sau:

RS 

VGS
ID

(3.8)

Để xác định được các giá trị ID và VGS có thể thực hiện theo một trong hai phương pháp:
Áp dụng đặc tuyến chuyển của JFET.
Áp dụng quan hệ (3.2)
THÍ DỤ 3.7:

Xác định giá trị điện trở RS trong mạch tự phân cực cho JFET có đặc tuyến chuyển trình
bày trong hình H3.17 tại giá trị VGS = 5V.

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


108

BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

HÌNH H3.17: Đặc tuyến chuyển của JFET cho trong thí dụ 3.7.
GIẢI:

Từ đồ thị, ta có được kết quả sau : tại VGS = 5 V thì ID = 6,25 mA . Suy ra:

RS 

VGS
5 V

 0,8 k  800 
ID
6,25 mA

Tương tự, khi dùng phương pháp đồ thị xác định muốn xác định điểm làm việc tại điểm
VGS = 3 V tương ứng với ID = 12 mA ta cần điện trở RS có giá trị sau:

RS 

VGS
3 V


 0,25 k  250 
ID
12 mA

THÍ DỤ 3.8:

Xác định giá trị điện trở RS trong mạch tự phân cực cho JFET kinh p có các thơng số như
sau : IDSS = 25 mA và VGS(off) = 15 V. Biết điểm làm việc có VGS = 5V.
GIẢI:

Áp dụng quan hệ (3.2), ta có:
2

VGS 
5V 


  25 mA  .  1 
ID  IDSS .  1 

VGS(off) 
15 V 



2

2

2

ID   25 mA  .    11,11mA
3
Suy ra giá trị của điện trở RS là:

RS 

VGS
5V

 0, 45 k  450 
ID
11,11mA

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

109

PHÂN CỰC ĐIỂM LÀM VIỆC Q TẠI VỊ TRÍ GIỮA
Trong một số mạch phân cực JFET thường yêu cầu điểm làm việc Q ở gần vị trí giữa của
I
đặc tuyến chuyển, tại vị trí này ta có ID  DSS . Điểm phân cực tại vị trí giữa cho phép dịng ID thay
2
đổi trong phạm vi từ IDSS đến 0 khi cho các tín hiệu biến thiên vào cổng JFET.
Khi áp dụng quan hệ (3.2) khi giá trị ID 

0,5.IDSS


VGS
 IDSS .  1 

VGS(off )






IDSS
ta có kết quả như sau :
2

2

(3.9)

Suy ra:



0,5   1 





 VGS(off )


 K
VGS(off )









2

(3.10)

Trong quan hệ (3.10) ta đã đặt VGS 

VGS(off )
K

với giá trị K > 1. Thu gọn (3.10) ta có

phương trình xác định gía trị K như sau:

1

1
 0,5
K

Hay:

K

1
1  0,5

 3, 4142

(3.11)

Tóm lại:

VGS 

VGS(off )

tại lúc ID 

3, 4142

IDSS
2

(3.12)

VDD
cần chọn giá trị của điện trở RD thích hợp để tạo điện áp
2

đặt ngang qua hai đầu điện trở này đủ lớn để điều chỉnh thay đổi được áp VD.
Muốn chỉnh đặt giá trị VD 

THÍ DỤ 3.8:

Xác định các điện trở RD và RS trong mạch tự phân cực JFET, hình
H3.18 để điểm làm việc tại vị trí giữa trên đặc tuyến chuyển.
Cho JFET có các thông số sau: IDSS = 12 mA và VGS(off) = 3V. Giá trị
VD được xác định xấp xỉ giá trị 6 V.
GIẢI:

Tại vị trí giữa ta có : ID 

IDSS 12 mA

 6 mA
2
2

Áp dụng quan hệ (3.12) ta có:

VGS 

VGS(off )
3, 4142



3 V
 0,87868 V  878,68mV

3, 4142

HÌNH H3.18

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

110

Điện trở RS được xác định theo quan hệ :

RS 

VGS
878,68 mV

 146, 44   146 
ID
6mA

VD  VDD  ID .RD

Suy ra :
Hay :

RD 

VDD  VD 12 V  6 V


 1k
ID
6 mA

GIẢI TÍCH DÙNG ĐỒ THỊ CHO MẠCH TỰ PHÂN CỰC JFET

HÌNH H3.19

Chúng ta có thể
dùng đặc tuyến chuyển của
JFET và các thông số bất kỳ
khác để xác định điểm làm
việc Q ( ID và VGS) cho mạch
tự phân cực.

HÌNH H3.20

Cho mạch tự phân
cực trong hình H3.19 và đặc tuyến chuyển của JFET theo hình H3.20. Trong trường hợp đặc
tuyến khơng được cho trong các tài liệu kỹ thuật (data sheets), chúng ta có thể vẽ đặc tuyến
theo các thơng số IDSS và VGD(off) cho trong tài liệu kỹ thuật.
Đầu tiên chúng ta cần xác định đường tải điện tỉnh (DC load line) cho mạch tự phân
cực. Đây là đồ thị mô tả quan hệ giữa dòng ID theo áp VGS .
Khi VGS = 0 V, ta có VGS  ID .R S    470   .ID  0 V . Suy ra ID = 0 A
Khi ID = IDSS tacó quan hệ VGS  IDSS .R S    470   .  10mA   4700 mV  4,7 V . Giá
trị dòng IDSS = 10 mA được xác định từ đặc tuyến chuyển, xem hình H3.20.
Tóm lại đường tải điện tỉnh đi qua 2 điểm đặc biệt:
(VGS = 0 V; ID = 0 A) và (VGS = 4,7 V; ID = 10 mA)
Đường tải điện DC đưiợc vẽ chung với đặc tuyến chuyển trình bày trong hình H3.21. Từ

các đồ thị này ta suy ra tọa độ giao điểm chính là các thơng số của điểm làm việc Q cần tìm.

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

111

Điểm làm việc Q của JFET
trong mạch tự phân cực hình
H3.19 xác định từ đồ thị hình
H3.21 có các thơng số như sau:
(VGS = 2,3 V; ID = 5,07 mA)

HÌNH H3.21

HÌNH H3.22
THÍ DỤ 3.9: Định điểm làm việc Q của JFET trong mạch hình

H3.22 với đặc tuyến chuyển của JFET cho trong hình H3.23.
GIẢI:

Khi VGS = 0 V suy ra ID = 0 A
Khi ID = IDSS = 4 mA ta có
VGS  IDSS .R S    680   .  4 mA 
Suy ra :
VGS  2,72 V

Tóm lại đường tải điện tỉnh

đi qua 2 điểm đặc biệt:
(VGS = 0 V; ID = 0 A) và
(VGS = 2,72 V; ID = 4 mA)
Vẽ đường tải điện tỉnh và
xác định tọa độ giao điểm của
đặc tuyến chuyển với đường tải
điện tỉnh. Ta có thông số điểm
làm việc Q của JFET trong mạch
tự phân cực hình H3.22 là :
(VGS = 1,5 V; ID = 2,25 mA)

HÌNH H3.23
STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

112

3.1.3.2. MẠCH PHÂN CỰC JFET DÙNG CẦU PHÂN ÁP :

Trong hình H3.24 trình bày mạch phân cực JFET kinh n dùng cầu
phân áp. Điện thế tại cực nguồn (S) phải dương hơn điện thế tại cực cổng
(G) để duy trì điều kiện phân cực nghịch cho mối nối GS.
Điện thế tại cực nguồn S (so với điểm Gnd) là:
VS  R S .ID

(3.13)

Điện thế tại cực cổng (G) được xác định bởi các điện trở R1 và R2

của cầu phân áp theo quan hệ sau:
VG 

R 2 .VDD
R1  R 2

(3.14)

Điện áp giữa cực cổng và cực nguồn là:
VGS  VG  VS
HÌNH H3.24

(3.15)

Dịng qua cực thốt là:
ID 

VS VG  VGS

RS
RS

(3.16)

THÍ DỤ 3.10: Định dịng ID và áp VGS cho mạch phân cực JFET dùng

cầu phân áp theo hình H3.25. Cho áp VD  7V .
GIẢI:

Dịng qua cực thốt (D) xác định theo quan hệ:

ID 

VDD  VD 12 V  7 V
5V


 1,515  1,52mA
RD
3,3k
3,3k

Điện thế tại cực nguồn (S):

VS  R S .ID   1,515 mA  .  2,2k   3,333 V
Điện thế tại cực cổng (G) xác định theo cầu phân áp:

VG 
HÌNH H3.25

R 2 .VDD  1M  .  12 V 

 1,53846  1,54 V
R1  R 2 1M  6,8M

Điện áp giữa cực cổng và cực nguồn là:
VGS  VG  VS  1,54 V  3,33 V  1,79 V

CHÚ Ý: Nếu trong thí dụ này không cho giá trị áp VD ; điểm làm việc Q sẽ khơng xác định được
nếu khơng có đặc tuyến chuyển.
GIẢI TÍCH DÙNG ĐỒ THỊ CHO MẠCH TỰ PHÂN CỰC JFET DÙNG CẦU PHÂN ÁP:

Tương tự như trường hợp đã thực hiện khi áp dụng mạch tự phân cực cho JFET, chúng ta
có thể áp dụng phương pháp đồ thị xác định điểm làm việc Q cho JFET trong mạch phân cực
dùng cầu phân áp.
Trong mạch phân cực dùng cầu phân áp, khi ID  0 áp VGS khơng bằng 0 như trong trường
hợp tự phân cực, vì cầu phân áp tạo điện áp tại cực cổng độc lập đối với dịng qua cực
thốt. Đường tải điện DC khi dùng cầu phân áp được xác định theo phương pháp sau:
Khi ID  0 , VS  R S .ID  R S .0  0 .
Suy ra

VGS  VG  VS  VG  0  VG

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

113

Tóm
lại
điểm
 ID  0 ; VGS  VG  là điểm
nằm trên đường tải điện DC.
VGS  0
,
V  VGS VG
ID  G

RS
RS

Khi

Tóm lại điểm thứ hai nằm
trên đường tải điện DC là


VG
; VGS  0  .
 ID 
RS


Vẽ đường tải điện
DC trên cùng đồ thị với đặc
tuyến chuyển, tọa độ giao
điểm của các đường biểu
diễn chính là thơng số của
điểm làm việc Q , xem hình
H3.26.

HÌNH H3.26

THÍ DỤ 3.11: Định điểm làm việc Q của JFET trong mạch phân cực dùng cầu phân áp theo hình

H3.27. Cho đặc tuyến chuyển của JFET cho trong hình H3.28.

HÌNH H3.27
HÌNH H3.28: Đặc tuyến chuyển của JFET

GIẢI:

Đầu tiên xác định các điểm trên đường tải điện tỉnh DC.
Với ID  0 .

VGS  VG 

 2,2 M  .8 V
R 2 .VDD

 4V
R1  R 2 2,2M  2,2M

Với VGS  0
ID 

VG  VGS VG
4V


 1,2mA
RS
R S 3,3k

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


114

BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

Vẽ đường tải điện tỉnh qua hai điểm:  ID  0 ; VGS  4V  và  ID  1,2mA ; VGS  0  trên đồ
thị đặc tuyến chuyển, suy ra giao điểm của các đường biểu diễn, xem hình H3.28.
Điểm làm việc Q có các thơng số  ID  1,8mA ; VGS  1,8 V 
ỔN ĐỊNH ĐIỂM LÀM VIỆC Q :
Đặc tuyến chuyển
của JFET có thể khác
biệt nhiều trên các
linh kiện có cùng mã
số. Thí dụ với JFET
2N5459 được thay
thế trong mạch đã
phân cực sẵn bằng
JFET 2N5459 khác,
đặc tuyến chuyển có
thể thay đổi nhiều,
xem hình H3.29.
Trong hình H3.29
cho thấy giá trị dòng
IDSS cực đại là 16 mA
và giá trị trị dịng IDSS
cực tiểu là 4 mA.
HÌNH H3.29: Sự thay đổi đặc tuyến chuyển của JFET cùng mã số.

Như vậy giá trị áp VGS(OFF) cực đại là 8V và cực tiểu là 2V. Điều này có nghĩa là: nếu ta
chọn linh kiện 2N5459 một cách ngẩu nhiên thì giá trị của các thông số sẽ nằm trong vùng giá trị
vừa nêu. Nếu vẽ đường tải điện DC cho mạch tự phân cực, với cùng mạch điện thì điểm làm việc
có thể nằm trên đường tải điện trong vùng từ Q1 (điểm phân cực cực tiểu) đến điểm Q2 (điểm
phân cực cực đại) . Như vậy, dịng ID có thể đạt giá trị từ ID1 đến ID2 , xem vùng giới hạn màu xám
trên hình H3.29. Điều này cho thấy, áp DC tại cực D (Drain) có thể có một dảy giá trị phụ thuộc

vào giá trị của dòng ID . Hơn nữa, áp giữa các cực GS có thể có giá trị bất kỳ trong phạm vi từ
VGS1 đến VGS2 .

a.Tự phân cực

b. Phân cực dùng cầu phân áp

HÌNH H3.30: Phương pháp ổn định điểm làm việc Q bằng cách phân cực dùng cầu phân áp.
STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

115

Trong hình H3.30 trình bày điểm làm việc Q trong các trường hợp phân cực JFET bằng
phương pháp tự phân cực và phân cực dùng cầu phân áp. Với phương pháp phân cực dùng cầu
phân áp dảy giá trị tha đổi của dòng ID thu hẹp lại do độ dốc của đường tải điện DC giảm thấp hơn
so với độ dốc của đường tải điện trong trường hợp tự phân cực.
Mặc dù phạm vi của áp VGS có khác biệt giữa hai phương pháp phân cực, nhưng dòng ID
ổn định hơn khi áp dụng phương pháp phân cực dùng cầu phân áp.

3.2 MOSFET (METAL OXIDE SEMICONDUCTOR FIELD-EFFECT TRANSISTOR):
MOSFET là một dạng khác của transistor áp dụng hiệu ứng trường. Khác với JFET, cấu
trúc của MOSFET bao gồm hai lớp bán dẫn pn tạo thành mối nối pn, cực cổng của MOSFET
được phân cách với kinh p (hay n) bằng lớp silicon oxide (SiO2).
Có hai loại MOSFET cơ bàn : loại D (Depletion) và loại E (Enhancement). Do cực cổng
được phân cách với kinh dẫn, các linh kiện này còn được gọi là IGFET (Ignition Gate FET).

3.2.1.DMOSFET (DEPLETION MOSFET):

Trong hình H3.31 trình bày
cấu trúc cơ bản của D-MOSFET.

HÌNH H3.31: Cấu trúc cơ bản của D-Mosfet

Cực D (Drain) và cực G
(Gate) được khuếch tán trong
cùng một lớp vật liệu và kết nối
với nhau thông qua kinh hẹp liên
kết đến lớp phân cách cực cổng.
Các loại D-MOSFET kinh n và
kinh p có cấu tạo trình bày trong
hình H3.31. Để tìm hiểu ngun lý
hoạt động cơ bản, chúng ta dùng
mơ hình D-MOSFET kinh n. Với
D-MOSFET kinh p nguyên lý hoạt
động được giải thích tương tự,
nhưng cần đổi ngược cực tính
của các nguồn áp so với trường
hợp D-MOSFET kinh n.

D-MOSFET có thể hoạt
động trong cả hai chế độ: nghèo (depletion) và tác động tăng (enhancement). Do cực cổng
được cách ly với kinh dẫn nên có thể đặt điện
áp dương hay âm trên cực cổng.
D-MOSFET kinh n hoạt động theo chế
độ nghèo (depletion) khi cấp điện áp âm giữa
cực cổng (G) và cực nguồn (S) và hoạt động
theo chế độ tác động tăng (enhancement) khi
cấp điện áp dương giữa cực cổng (G) và cực

nguồn (S). Các linh kiện này thường hoạt động
theo chế độ nghèo.
3.2.1.1.CHẾ ĐỘ NGHÈO (DEPLETION MODE):

Từ sơ đồ cấu tạo nguyên lý của D-MOSFET
ta có thể xem cực cổng và kinh n như là 2 bản
cực của tụ điện phẳng; lớp Oxide Silicon phân
cách đóng vai trị của điện mơi.
Khi đặt điện áp âm lên cực cổng, các
điện tích âm tại cực cổng đầy lùi các âm điện
tử trên kinh dẫn và để lại các điện tích dương.

HÌNH H3.32: Chế độ nghèo (Depletion)

VGS < 0 và VGS < VGS(Off)

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


116

BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

Như vậy, khi số lượng điện
tử trong kinh dẫn n giảm tính dẫn
cũng giảm theo. Sự gia tăng điện áp
âm tại cực cổng càng làm « nghèo »
đi điện tử trong kinh dẫn n . Với
mức điện áp âm đủ lớn cấp vào
cực cổng, VGS(Off) , kinh dẫn hồn

tồn « nghèo » và dịng điện thốt
ID = 0 .

HÌNH H3.33: Chế độ tác động tăng (Enhancement) VGS > 0

Chế độ nghèo được trình
bày trong hình H3.32. Tương tự
như trường hợp kinh dẫn n của
JFET, kinh dẫn n của D-MOSFET
có dịng điện ID phụ thuộc vào áp
đặt giữa cực cổng (G) và cực nguồn
(S) trong phạm vi từ VGS(Off) đến 0.
D-MOSFET dẫn khi giá trị VGS > 0 .

3.2.1.2. CHẾ ĐỘ TÁC ĐỘNG TĂNG (ENHANCEMENT MODE):

Khi cấp điện áp dương vào cổng, một số lượng lớn điện tử
được hấp dẫn vào kinh dẫn, như vậy tính dẫn của kinh dẫn được gia
tăng. Chế độ tác động tăng được trình bày trong hình H3.33.
3.2.1.3. KÝ HIỆU CỦA D-MOSFET:

Sơ đồ biểu diễn cho các loại D-MOSFET kinh n và kinh p trình
bày trong hình H3.34

Kinh n

Kinh p

HÌNH H3.34:

3.2.2.EMOSFET (ENHANCEMENT MOSFET):
E-MOSFET chỉ hoạt động theo chế độ tác động tăng không hoạt động theo chế độ
nghèo. Về cấu trúc, E-MOSFET khơng có kinh dẫn như D-MOSFET; với linh kiện kinh n, lớp bán
dẫn p mở rộng hoàn toàn đến lớp Oxide Silicon (SiO2) , xem hình H3.35 a.
Với linh kiện kinh n khi cấp điện áp dương vào cực cổng trên mức áp ngưỡng sẽ hình
thành một kinh cảm
ứng (induced channel)
là một lớp điện tích âm
nằm trong lớp vận liệu
p và đối diện với lớp
Oxide Silicon.

a./ Cấu trúc cơ bản

b/ Kinh cảm ứng khi VGS > VGSTh

HÌNH H3.35: Chế độ tác động tăng (Enhancement) VGS > 0

Tính dẫn của
kinh được gia tăng
bằng cách tăng áp
giữa cực cổng (G) và
nguồn (S). Biên pháp
gia tăng áp sẽ kéo
thêm nhiều điện tử vào
vùng kinh dẫn. Nếu
cấp áp giữa cực cổng
(G) và nguồn (S) thấp
hơn mức ngưỡng thì
sẽ khơng tạo được

kinh dẫn.

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

117

Sơ đồ biểu diễn cho các loại E-MOSFET
kinh n và kinh p trình bày trong hình H3.36

Đường vẽ đứt nét trong ký hiệu thể hiện
sự xuất hiện của kinh dẫn cảm ứng, và các đầu
ra của linh kiện được đặt trên các lớp vật liệu hoàn
toàn cơ lập cách ly nhau.
3.2.3. MOSFET CƠNG SUẤT (POWER MOSFET):
HÌNH H3.36: Ký hiệu của các loại E-MOSFET

HÌNH H3.37: Cấu trúc E-MOSFET thơng thường

Các MOSFET thơng thường có
một lớp kinh mỏng và dài trong cấu
trúc, xem hình H3.37. Với cấu trúc này
khiến điện trở giữa cực thoát (D) đến
cực nguồn (S) có giá trị tương đối
cao và giới hạn phạm vi hoạt động của
E-MOSFET trong áp dụng công suất bé.
Khi cực cổng dương, kinh dẫn tạo
thành trong vùng gần cực cổng giữa

các cực thoát (D) và cực nguồn (S).

3.2.3.1. LDMOSFET (LATERAL DOUBLE DIFFUSED MOSFET):

LDMOSFET là một dạng E-MOSFET
được thiết kế cho các áp dụng công suất
lớn. Bên trong cấu trúc linh kiện có một kinh
rất ngắn giữa cực thốt (D) và cực nguồn
(S) không giống cấu trúc thông thường của
các E-MOSFET. Với kinh ngắn sẽ cho điện
trở giữa cực thoát (D) đến cực nguồn (S)
có giá trị thấp, cho phép hình thành dịng
điện có giá trị cao.
Trong hình H3.38, trình bày cấu trúc
của một dạng LDMOSFET. Khi cực cổng
HÌNH H3.38: Cấu trúc của LDMOSFET
dương, một kinh dẫn n rất ngắn được cảm
ứng trong lớp p giữa cực nguồn (lớp bán dẫn n+ : bán dẫn n có nồng độ hạt tải đa lớn) với lớp
bán dẫn n- (bán dẫn n có nồng độ hạt tải đa thấp). Kết quả dẫn đến là: hình thành dịng điện từ
cực thốt (D) qua vùng n (bán dẫn n có nồng độ hạt tải đa bình thường) và kinh cảm ứng để đến
cực nguồn (S).
3.2.3.2. VMOSFET (V-GROOVE MOSFET):

VMOSFET là một dạng khác của
E-MOSFET được thiết kế để đạt được công
suất lớn hơn bằng cách tạo ra kinh ngắn
hơn và rộng hơn , điện trở giữa cực thốt (D)
và cực nguồn (S) có giá trị thấp.
Với các kinh ngắn và rộng hơn cho
dòng qua lớn hơn nhưng sẽ cho công suất

tiêu tán cao hơn. Đáp ứng tần số cũng
được cải thiện tốt hơn.

VMOSFET có hai đầu nguồn (S), cực
cổng ở trên cùng và cực thoát ở bên dưới.

HÌNH H3.39: Cấu trúc của VMOSFET

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


118

BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

Kinh dẫn được cảm ứng theo hướng dọc theo các cạnh hình V giữa cực thốt (D) là lớp
bán dẫn n+ và bán dẫn n- đến cực nguồn (S) cũng là lớp bán dẫn n+.

Độ dài kinh dẫn được điều chỉnh bằng bề
dầy của các lớp. Thực sự, độ dài của kinh dẫn
được kiểm soát bằng nồng độ các hạt tải và thời
gian khuếch tán .
3.2.3.3. TMOSFET (T-GROOVE MOSFET):

TMOSFET có cấu tạo tương tự như
VMOSFET nhưng kinh dẫn hình T. Với kết cấu này
linh kiện dễ dàng chế tạo trong thực tế. Cấu trúc
của TMOSFET trình bày trong hình H3.40. Cực
Cổng được nhúng trong lớp Ocide Silicon và
cực nguồn tiếp xúc thường trực với bề mặt bên

ngồi . Cực thốt nằm bên dưới.
TMOSFET tạo thành các linh kiện có kích
thước lớn hơn so với VMOSFET nhưng vẫn duy trì
được kinh dẫn ngắn .

HÌNH H3.40: Cấu trúc của TMOSFET

3.2.4. MOSFET CỔNG KÉP (DUAL GATE MOSFETS):
MOSFET cổng kép có thể là loại nghèo hoặc
loại tác động tăng. Điều khác biệt là linh kiện có hai cực
cổng, xem hình H3.41.
Điểm bất lợi của FET là điện dung nhập có
giá trị cao, giới hạn việc sử dụng tại tần số cao.

HÌNH H3.41: MOSFET cổng kép kinh n

Với biện pháp sử dụng FET có cổng kép cho
điện dung nhập có giá trị thấp hơn, linh kiện hữu
dụng hơn trong các ứng dụng tần số cao như khuếch
đại RF (Radio Frequency).

Một thuận lợi khác của cách bố trí cổng kép
cho phép điều chỉnh tự động độ lợi (AGC: Automatic Gain Control) ngõ vào trong các mạch
khuếch đại RF.
3.2.5. ĐẶC TÍNH VÀ THƠNG SỐ CỦA MOSFET :
Trước tiên chúng ta cần khảo sát các đặc tính và thơng số của JFET áp dụng cho
MOSFET. Trong mục này trình bày nội dung sau:
Định nghĩa, giải thích và áp dụng các thơng số quan trọng của MOSFET.
Giải tích đặc tính chuyển của D-MOSFET.
Áp dụng phương trình đặc tuyến chuyển của D-MOSFET để tính dịng ID.

Giải tích đặc tính chuyển của M-MOSFET.
Áp dụng phương trình đặc tuyến chuyển của M-MOSFET để tính dịng ID.
Sử dụng các đặc tính kỹ thuật của MOSFET.
Giải thích các điểm cần chú ý khi sử dụng linh kiện MOS.
3.2.5.1. ĐẶC TUYẾN CHUYỂN CỦA D-MOSFET:

Theo nội dung vừa phân tích trong các mục trên, D-MOSFET có thể hoạt động trong các
trường hợp: điện áp cực cổng dương hay âm. Điều này được thể hiện trong đặc tuyến chuyển
dạng tổng quát trong hình H3.42 cho tất cà các loại MOSFET kinh n và kinh p.
STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

119

Đặc tuyến chuyển
cắt hệ trục tọa độ tại
các điểm :
(VGS = 0 V ; ID = IDSS)

(ID = 0 ; VGS = VGS(Off))
Tương tự như
JFET, VGS(Off)) =  VP.
Quan hệ (3.2)
dùng cho đặc tuyến
chuyển của JFET
cũng áp dụng được
cho đặc tuyến chuyển
của D-MOSFET,ta xét

thí dụ 3.12 sau đây:

HÌNH H3.42: Đặc tuyến chuyển của MOSFET kinh n và kinh p.
THÍ DỤ 3.12: Cho D-MOSFET có thơng số: IDSS = 10 mA và VGS(Off) =  8V.

a./ Linh kiện là loại kinh n hay kinh p ?
b./ Xác định ID tại VGS = 3V.
c./ Xác định ID tại VGS = + 3V.
GIẢI:

a./ Linh kiện có VGS(Off) =  8V nên thuộc loại MOSFET kinh n.
2

VGS 

b./ Áp dụng quan hệ (3.2) : ID  IDSS .  1 
, ta có :
VGS(off) 

2

3 V 

 3,91mA
ID   10 mA  .  1 
8 V 

c./ Tương tự , áp dụng quan hệ (3.2) suy ra :
2

3 V 

 18,9 mA
ID   10 mA  .  1 
8 V 

3.2.5.2. ĐẶC TUYẾN CHUYỂN CỦA E-MOSFET:

E-MOSFET chỉ
dùng kinh tác động
tăng. Như vậy : với
linh kiện kinh n cần
áp dương đặt giữa
cực cổng và nguồn,
với linh kiện kinh p
cần áp âm đặt giữa
cực cổng và nguồn.

HÌNH H3.43: Đặc tuyến chuyển của E-MOSFET kinh n và kinh p.

Trong hình H3.43
trinh bày các đặc tuyến
chuyển cho tất cả các
loại E-MOSFET kinh n
và kinh p.

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


120

BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

Trên đặc tuyến cho thấy không có giá trị nào của dịng điện ID khi VGS = 0 V. Do đó, linh
kiện E-MOSFET khơng có thơng số IDSS như trường hợp của JFET và D-MOSFET. Một cách lý
tưởng khi thay đồi áp VGS và dịng thốt ID = 0 ; cho đến khi áp VGS đạt được giá trị khác 0 nào
đó dể dịng ID bắt đầu hình thành ; giá trị áp VGS tại lúc bắt đầu hình thành dịng ID được gọi là
áp ngưởng VGS(th) .
Do đặc tuyến chuyển của E-MOSFET có dạng parabol và đặc tuyến chuyển bắt đầu tại
giá trị áp ngưởng VGS(th) trên trục hồnh và khơng cắt trục tung , hàm số xác định đặc tuyến
chuyển của E-MOSFET được trình bày như sau :



ID  K. VGS  VGS(th)



2

(3.17)

Hằng số K phụ thuộc vào đặc tính riêng của mỗi loại MOSFET có thể được xác định
thơng qua số liệu dịng ID(on) cho trong các tài liệu kỹ thuật của nhà sản xuất.
THÍ DỤ 3.13: Cho E-MOSFET mả số 2N7008 có đặc tính và thơng số kỹ thuật trình bày tóm tắt

trong hình H3.44. Từ dữ liệu cho trong tài liệu kỹ thuật xác định dòng ID ứng giá trị áp VGS = 5V.
GIẢI:

HÌNH H3.44: Tóm tắt các thơng số kỹ thuật của E-MOSFET mả số 2N7008.

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010


BÀI GIẢNG ĐIỆN TỬ 1 – CHƯƠNG 3 – TRANSISTOR HIỆU ỨNG TRƯỜNG - FET

121

THÍ DỤ 3.13: Cho E-MOSFET mả số 2N7008 có đặc tính kỹ thuật tóm tắt trong hình H3.44.

Từ các số liệu nhận được trong đặc tính kỹ thuật, xác định dịng thốt ID tại áp VGS = 5 V.
GIẢI

Từ các số liệu cho trong đặc tính kỹ thuật, chúng ta rút ra các thông số sau :
Dịng thốt cực tiểu ID(on) = 500 mA.
Áp VGS ứng với dòng ID(on) = 500 mA là : VGS = 10 V.
Áp ngưởng VGS(th) = 1 V (chọn giá trị cực tiểu).
Áp dụng quan hệ (3.17) suy ra:

K

ID(on)

 VGS  VGS(th) 

2



500mA

 10 V  1V 

2

 mA 
 6,17  2 
V 

Suy ra:



ID  K. VGS  VGS(th)



2



 6,17. VGS  VGS(th)



2

mA 

(3.18)

Áp dụng quan hệ (3.18) xác định dịng thốt ID ứng với áp VGS = 5 V ; ta có :

ID  6,17.  5 V  1V   98,7 mA
2

3.2.5.3. CÁC ĐIỂM QUAN TRỌN CẦN CHÚ Ý:

Tất cả các linh kiện MOS có thể bị phá hủy dưới tác dụng của q trình phóng điện
bởi tỉnh điện ESD (Electrostatic Discharge).
Do cực cổng của MOSFET được cách ly với kinh dẫn, tổng trở nhập có giá trị rất lớn
(có giá trị vơ cùng khi xem lý tưởng).

Dòng rò ở cực cổng, IGSS , của các MOSFET tiêu chuẩn có giá trị khoảng vài pA ;
trong khi dịng ngược tại cực cổng của JFET có giá trị khoảng vài nA .
Giá trị điện dung nhập phụ thuộc vào cấu trúc cách ly cực cổng. Điện lượng tỉnh điện cực
lớn có thề tích lũy do điện dung nhập có giá trị lớn liên kết với điện trở nhập cũng có giá trị lớn dễ
dẫn đến sự phá hỏng linh kiện.
Muốn tránh sự phá hỏng linh kiện do tác dụng ESD ta cần thực hiện các yêu cầu sau :



Khi vận chuyển các linh kiện MOS phải được lưu trử trong các hạt dẫn .



Tất cà các thiết bị đo lường và các băng kim loại dùng liên kết hay thử nghiệm phải được
nối đất.



Không nên tách rời các linh kiện MOS (hay bất kỳ các linh kiện khác) khỏi mạch trong khi
nguồn cung cấp chưa được ngắt.



Không nên cấp tín hiệu vào các linh kiện MOS khi nguồn DC chưa đươc cấp vào mạch.

3.2.6. PHÂN CỰC MOSFET :
Ta có 3 phương pháp phân cực cho MOSFET :
Phân cực zero.
Phân cực dùng cầu phân áp.
Phân cực hồi tiếp cực thoát (Drain feedback).
Phân cực là thao tác cần thiết cho các mạch khuếch đại dùng FET.

STU – KHOA CƠ KHÍ – TÀI LIỆU LƯU HÀNH NỘI BỘ – BIÊN SOẠN: NGUYỄN THẾ KIỆT – 2010