Giáo trình Vi mạch số lập trình (Nghề: Điện tử công nghiệp - CĐ/TC): Phần 2 - Trường Cao đẳng Nghề Đồng Tháp

74

BÀI 4
QUY TRÌNH THIẾT KẾ CHO CPLD VÀ FPGA CỦA HÃNG XILINX
Mã bài MĐ30 - 04
Giới thiệu:
Xilinx là hãng chuyên sản xuất các họ FPGA và CPLD, giáo trình tập
trung vào việc lập trình trên FPGA và CPLD của hãng Xilinx. Do đó, người
học cần được trang bị những kiến thức cần thiết trong việc lựa chọn linh kiện
sao cho phù hợp với yêu cầu, các qui trình để cấu hình và đổ chương trình vào
FPGA, CPLD của hãng Xilinx.
Mục tiêu:
- Lựa chọn phương án thiết kế dùng CPLD và FPGA của Xinlinx
- Trình bày qui trình thiết kế cho CPLD và FPGA của Xinlinx
Nội dung chính:
1. Phương án lựa chọn CPLD và FPGA
Mục tiêu: trình bày cho người học nắm rõ phương pháp phân tích để lựa
chọn CPLD và FPGA phù hợp với từng ứng dụng cụ thể.
Khi phát triển các hệ thống số sử dụng CPLD/FPGA bước đầu tiên cần
được thực hiện là phân tích bài tốn, lựa chọn vi mạch CPLD hoặc FPGA phù
hợp. Việc chọn được vi mạch, công nghệ phù hợp nhất cho các tiêu chuẩn
thiết kế, được tiến hành theo các yêu cầu sau:
 Mật độ: là mật độ logic dự tính của linh kiện, đặc trưng bởi khái








niệm "số lượng cổng".
Số lượng thanh ghi: Phải tính được số thanh ghi cần cho bộ đếm,
máy trạng thái, thanh ghi và bộ chốt. Số lượng macrocell trong vi
mạch tối thiểu phải bằng số thanh ghi cần có.
Số lượng chân vào/ra: phải xác định vi mạch thiết kế cần bao nhiêu
đầu vào, bao nhiêu chân đầu ra.
Yêu cầu về tốc độ: Tuyến tổ hợp nhanh nhất sẽ xác định tpd (trễ
truyền trong vi mạch, tính theo ns). Mạch tuần tự nhanh nhất sẽ xác
định tần số tối đa của vi mạch (fMax).
Đóng gói: Phải xác định vi mạch cần gọn nhất hay chỉ sử dụng dạng
thông thường. Hoặc vi mạch thiết kế thuộc dạng có lắp chân cắm.
Công suất thấp: Phải xác định sản phẩm sẽ sử dụng nguồn pin hay
năng lượng mặt trời,… thiết kế có u cầu cơng suất tiêu thụ thấp hay
khơng, vấn đề tổn hao nhiệt có quan trọng hay khơng?


75

 Chức năng cấp hệ thống: Phải xác định bo mạch có bao gồm nhiều

vi mạch đa mức điện áp hay khơng, giữa các vi mạch có phải chuyển
mức hay khơng, có u cầu sửa dạng xung clock hay khơng, có yêu
cầu giao tiếp giữa bộ nhớ và bộ vi xử lý hay khơng?
2. Qui trình thiết kế cho CPLD của hãng Xilinx:
Mục tiêu: trình bày cho người học nắm rõ qui trình thiết kế sử dụng
CPLD của hãng Xilinx.
Quá trình thiết kế cho CPLD chủ yếu là thực hiện trên các công cụ phần
mềm, lưu đồ thiết kế chung cho CPLD như hình 4.1 (sử dụng phần mềm
ISE), bao gồm các bước như sau:
 Nhập thiết kế (Design Entry): Đây là bước đầu tiên và quan trọng

nhất của quá trình thiết kế cho CPLD. Các cơng cụ thiết kế cho phép
nhập thiết kế theo các cách sau:
 Nhập thiết kế theo sơ đồ nguyên lý Schematic: người thiết kế sử
dụng các module đã có sẵn trong thư viện Schematic để ghép nối
chúng với nhau tạo thành bản thiết kế theo yêu cầu, cách này có
thể thực hiện thiết kế nhanh nhưng sẽ rất khó khăn và khơng tối ưu
tài nguyên của CPLD khi thiết kế phức tạp, và thiết kế không sử
dụng sang công cụ thiết kế CPLD của các hãng khác. Từ sơ đồ
nguyên lý thiết kế được công cụ phần mềm chuyển thành file ngôn
ngữ mô tả phần cứng HDL, mà phổ biến là VHDL và Verilog
HDL.
 Nhập thiết kế sử dụng ngôn ngữ mô tả phần cứng HDL (VHDL,
Verilog, ABEL,…): người thiết kế có thể sử dụng chương trình
soạn thảo để thực hiện việc mơ tả tồn bộ bản thiết kế của mình
dưới dạng ngơn ngữ HDL nào đó mà cơng cụ thiết kế có thể tổng
hợp được. Có rất nhiều phương pháp mơ tả, mức độ trừu tượng
khác nhau khi thiết kế, mỗi cách mô tả khác nhau có thể tạo ra một
cấu trúc mạch khác nhau trong CPLD mặc dù chúng có cùng chức
năng.
Do đó, người thiết kế cần thực hiện phân tích bài tốn, tìm hiểu tài
ngun, cấu trúc của CPLD, u cầu về thời gian thiết kế để sử dụng kiểu mô
tả. Mức độ trừu tượng trong khi mô tả phù hợp vừa đảm bảo yêu cầu về thời
gian thiết kế vừa tối ưu được việc sử dụng tài nguyên của CPLD.
 Nhập thiết kế dưới dạng sơ đồ: Công cụ thiết kế còn cho phép
nhập thiết kế vào dưới dạng sơ đồ, mà điển hình là đồ hình trạng
thái, sau đó chúng cũng được chuyển sang HD
 Kiểm tra, mô phỏng thiết kế (Design Verification): thực hiện kiểm
tra, mô phỏng chức năng hoạt động của thiết kế HDL đã được tạo ra ở
trên. Các công cụ thiết kế đều hỗ trợ việc mô phỏng chức năng hoạt
động của thiết kế HDL theo mơ hình hoạt động, mơ phỏng này độc

76

lập với loại CPLD đã được lựa chọn. Bước này có thể khơng cần phải
thực hiện trong khi thiết kế.
 Tổng hợp thiết kế (Design Synthesis): sau khi hoàn thành mơ phỏng
thiết kế, bước tổng hợp tiếp theo có nhiệm vụ chuyển thiết kế dưới
dạng file văn bản HDL thành dạng file nestlist thực hiện mô tả mạch
thực ở mức thấp dưới dạng cổng logic và kết nối giữa chúng với nhau.
Có thể sử dụng các cơng cụ tổng hợp của các hãng khác nhau.
Mỗi cơng cụ có thể tạo ra file netlist theo định dạng riêng, nhưng có thể
đặt lựa chọn để tạo ra file netlist dưới dạng định dạng chuẩn EDIF (Electronic
Digital Interchange Format) mà tất cả các cơng cụ có thể hiểu được.


77

Design Entry
Schematic
ECS

HDL
Verilog/VHDL

State Machines
StateCad

Design Verification
Functional Simulation

Modelsim PE Student, ISIM

Design Synthesis
Xilinx Synthesis Tool
XST

Design Implementation
Translate

Map

Palce and Route

Timing Simalation
Static Timing Analysis (ECS)

Modelsim PE Student, ISIM

Configuration
Download (iMPACTE)

Hình 4.1 – Lưu đồ thiết kế cho CPLD của hãng Xilinx


78

 Thực thi thiết kế (Design Implementation): sau khi có file netlist,
bước tiếp theo là thực thi thiết kế, nghĩa là xây dựng cấu hình cho
CPLD. Bước này sử dụng file netlist và file ràng buộc “constraints
File” (file mô tả các nguyên tắc thiết kế, các ràng buộc về tốc độ, thời

gian,…) để tạo thiết kế sử dụng tài nguyên có sẵn của CPLD. Bước
này bao gồm các bước: Translate (biên dịch), Map (phân bố bản thiết
kế vào chip), Place and Route (Định vị và định tuyến).
 Translate: Bước này nhằm thực hiện kiểm tra thiết kế và đảm bảo
netlist phù hợp với kiến trúc đã chọn, kiểm tra file ràng buộc
"constraints File" của người sử dụng để phát hiện các lỗi mâu
thuẫn với tham số của chip đã chọn. Biên dịch thường bao gồm
các q trình: tối ưu hố, biên dịch thành các thành phần vật lý của
thiết bị, kiểm tra ràng buộc thiết kế. Khi kết thúc bước biên dịch,
sẽ có một bản báo cáo về các chương trình được sử dụng, danh
sách các cổng I/O và các thiết bị được sử dụng trong thiết kế, nhờ
đó người thiết kế sẽ lựa chọn được phương án thiết kế tối ưu.
 Map: tạo bản phân bố thiết kế tới các tài nguyên cụ thể trong
CPLD. Nếu thiết kế quá lớn so với thiết bị được chọn, quy trình
này khơng thể hồn thành nhiệm vụ của mình. Q trình Map có
các tham số ràng buộc của thiết kế, ví dụ như tham số tốc độ, thời
gian của thiết kế, và đôi khi quyết định gắn thêm các thành phần
logic để đáp ứng các yêu cầu về thời gian. Map có khả năng thay
đổi thiết kế xung quanh các bảng ánh xạ để tạo khả năng thực hiện
tốt nhất cho thiết kế. Quy trình này được thực hiện hồn tồn tự
động và cần rất ít tác động đầu vào từ người sử dụng. Bước này
nhằm đưa mạch thiết kế vào một thiết bị cụ thể. Bước này cũng tạo
ra báo cáo xác nhận các tài nguyên được sử dụng trong chip, mơ tả
chính xác các phần trong thiết kế được đặt ở vị trí nào trong chip
thực tế.
 Place and Route (PAR - Định vị trí và định tuyến kết nối): Place
là q trình lựa chọn vị trí phù hợp của mỗi khối chức năng trong
thiết kế và đưa các cổng logic của phần đó vào các khối logic hay
các module cụ thể trong CPLD trên cơ sở tối ưu việc kết nối và
đảm bảo các ràng buộc về thời gian. Những phần logic hoạt động

tốc độ cao sẽ được xếp cạnh nhau để giảm độ dài đường kết nối.
Route là quá trình tạo liên kết vật lý giữa các khối logic. Hầu hết
các nhà sản xuất cung cấp công cụ Place and Route tự động cho
người sử dụng. Ngồi cơng cụ tự động, người thiết kế có thể tự
Place and Route trong khi thiết kế. Nhà sản xuất cũng cung cấp
các công cụ, như “Floorplanner”, để nâng cao hiệu suất quá trình
Place and Route do người thiết kế thực hiện so với quá trình tự
động.


79

Place and Route là q trình phức tạp, do đó nó chiếm thời gian nhiều
nhất. Tuy nhiên, bước này chỉ có thể hoạt động tốt nếu chip đã chọn đáp ứng
đủ các tuyến liên kết cho thiết kế. Nếu không, người thiết kế sẽ phải chọn
chip có dung lượng lớn hơn.
 Timing Simulation (Mơ phỏng có tham số thời gian): Sau bước
Place and Route người thiết kế có thể thực hiện mô phỏng thiết kế ở
mức cổng logic đã được định vị trí và định tuyến trên CPLD, để thực
hiên mơ phỏng hoạt động của thiết kế mà có tính đến các tham số thời
gian trễ, thời gian thiết lập,… của các cổng logic trong CPLD. Bước
này rất quan trọng với những thiết kế phức tạp, tốc độ lớn.
 Configuration (Cấu hình): Gọi chương trình điều khiển việc nạp cấu
hình, thực hiện kết nối thiết bị nạp (cáp nạp) đến CPLD và nạp file
cấu hình cho CPLD. Với CPLD của hãng Xilinx, q trình lập trình
có thể thực hiện ngay trong hệ thống nhờ công cụ JTAG, hoặc sử
dụng bộ lập trình thiết bị chun dụng, ví dụ như cơng cụ JTAG Data
I/O, theo chuẩn IEEE/ANSI 1149.1_1190. Công cụ JTAG là một bộ
các nguyên tắc thiết kế, hỗ trợ quá trình kiểm tra, lập trình cho thiết bị
và gỡ rối trên chip, trên bo mạch và trên hệ thống. Khả năng lập trình

trên hệ thống là ưu điểm của CPLD, cho phép hàn trực tiếp thiết bị
lên PCB. Nếu có thay đổi trong thiết kế, sẽ không phải tháo thiết bị ra
khỏi bo mạch, mà đơn giản chỉ phải lập trình lại trên hệ thống.
3. Qui trình thiết kế cho FPGA của hãng Xilinx:
Mục tiêu: trình bày cho người học nắm rõ qui trình thiết kế sử dụng
FPGA của hãng Xilinx.
Lưu đồ thiết kế cho FPGA cũng tương tự như lưu đồ thiết kế cho CPLD,
chỉ khác ở bước cuối cùng - bước Cấu hình cho FPGA. Ở bước này, đối với
FPGA có thêm bước "Create Bit file" để tạo ra file "bitstream" để nạp vào bộ
nhớ cấu hình trong FPGA, thường là bộ nhớ tạm thời như SRAM. Dòng bit
được nạp mang tất cả các thông tin để định nghĩa các hàm logic và các liên
kết trong thiết kế. Mỗi thiết kế khác nhau có một dịng bit khác nhau. Các
thiết bị SRAM mất tồn bộ thơng tin mỗi khi ngắt nguồn, do đó khi cần thiết
phải nạp dịng bit cấu hình này vào trong PROM (thường sử dụng PROM nối
tiếp). Mỗi khi thiết bị được bật nguồn file cấu hình từ PROM sẽ được nạp tự
động vào bộ nhớ SRAM của FPGA, và FPGA hoạt động theo cấu hình đã
được nạp đó.


80

Configuration

Create Bit file

Download (iMPACTE)

Hình 4.2 – Lưu đồ thiết kế cho FPGA của hãng Xilinx
YÊU CẦU VỀ ĐÁNH GIÁ KẾT QUẢ HỌC TẬP BÀI 4:




Nội dung:
- Về kiến thức: Trình bày được phương án lựa chọn CPLD và FPGA,
qui trình thiết kế cho CPLD và FPGA của hãng Xilinx.
- Về kỹ năng: Áp dụng qui trình thiết kế cho CPLD và FPGA của
hãng Xilinx để lựa chọn CPLD và FPGA cho một thiết kế cụ thể.
- Về thái độ: Đảm bảo an tồn và vệ sinh cơng nghiệp.
Phương pháp:
- Về kiến thức: Được đánh giá bằng hình thức kiểm tra viết, trắc
nghiệm, vấn đáp.


81

BÀI 5
PHẦN MỀM ISE VÀ MODELSIM
Mã bài: MĐ30 - 05
Giới thiệu
Chương này là cung cấp cho người học những kiến thức về cách cài đặt
và sử dụng chương trình ISE để sử dụng vào việc thiết kế và mô phỏng các
kết quả thiết kế của mình. Cung cấp cho người học cách cài đặt và sử dụng
phần mềm modelsim để mơ phỏng các kết quả thiết kế của mình.
Mục tiêu:
- Trình bày cách sử dụng cơng cụ phần mềm phát triển hệ điều
khiển CPLD và FPGA của Xilinx
- Trình bày phần mềm ISE và phần mềm mô phỏng Modelsim
- Sử dụng CPLD và FPGA của Xilinx để thực hiện mô hình cụ thể
theo u cầu.

Nội dung chính:
1. Cài đặt và khởi động ISE:
Mục tiêu: trình bày và hướng dẫn cho người học cách để cài đặt và khởi
động phần mềm ISE ứng dụng vào lập trình FPGA và CPLD của hãng Xilinx.
Xilinx đã cung cấp các công cụ thiết kế hoàn chỉnh, cho phép thực hiện
thiết kế trên các thiết bị logic khả trình của Xilinx. Các cơng cụ này kết hợp
cộng nghệ tiên tiến với giao diện đồ họa linh hoạt, dễ sử dụng để người thiết
kế có thể có được thiết kế tối ưu.
Bộ cơng cụ phần mềm hiện tại đang sử dụng rộng rãi là ISE với nhiều
phiên bản phần mềm khác nhau, các phiên bản sau được hỗ trợ thêm các dòng
thiết bị mới. Trong chương này trình bày chi tiết về cách cài đặt và sử dụng
phần mềm ISE 12.1 (phiên bản phần mềm 2010).
Xilinx cũng cung cấp ISE dưới dạng các gói phần mềm có cấu hình khác
nhau với giá thành khác nhau, tiêu biểu là ISE WebPACK và ISE Foundation:
 ISE WebPACK: bản miễn phí có thể dùng để thiết kế cho tất cả các
họ CPLD và một số họ FPGA của Xilinx.
 Gói phần mềm Foundation: có thể thiết kế cho tất cả các loại FPGA
và CPLD của Xilinx.
Ngồi ra, Xilinx cịn phát triển các bộ cơng cụ phần mềm tiện ích khác
như System Generator hỗ trợ cho các thiết kế DSP, hay EDK (Embeded
Development Kit) hỗ trợ cho các thiết kế nhúng.


82

Ta có thể tải


phần

mềm

ISE

WebPACK

từ

trang

web:

Để cài đặt chương trình ISE WebPACK 12.1 ta tiến hành các bước sau:
 Từ folder chứa phần mềm ta kich đúp vào file setup, và làm theo các

bước sau:

- Chọn Next

Hình 5.1
- Đánh dấu tick
vào ơ: i accept
the terms of
this software
licence
- Sau đó kích

Next

Hình 5.2

83

- Đánh dấu tick
vào ô: i accept
the terms of
this software
licence
- Sau đó kích
Next

Hình 5.3
- Chọn
ISE
WebPACK sau
đó nhấn Next

Hình 5.4


84

- Chọn Next

Hình 5.5
- Kích vào cửa
sổ Browse để
chọn
đường

dẫn
chứa
chương trình
cài đặt sau đó
kích Next

Hình 5.6


85

- Kích Install

Hình 5.7
- Sau khi chọn
Install,
chương trình
bắt đầu được
cài đặt như
hình 5.8. Ta
đợi cho đến
khi q trình
cài đặt hồn
thành

Hình 5.8


86

- Sau khi q
trình cài đặt
hồn
thành,
hộp thoại quản
lý cấu hình
của Xilinx sẽ
xuất hiện để ta
chọn các loại
license khác
nhau như hình
5.9.

Hình 5.9
Ta có thể chọn một trong năm dạng license.
 Start Now! -30 Day trial (No Bitstream): cho phép ta sử dụng





miễn phí trong 30 ngày, và khơng tạo được Bitstream.
Get Free ISE Webpack License: Nhận license ISE WebPACK từ
trang web của Xilinx.
Start 30 Day Evalation: Sử dụng phiên bản evaluation trong 30
ngày
Get My Purchased License (s): Mua license của Xilinx
Local Existing License (s): chọn tới đường dẫn chứa license có
sẵn trong máy tính được cài đặt.

Với license có sẵn trong máy tính ta chọn Locate Existing License (s),
sau đó chọn Next, khi đó sẽ xuất hiện hộp thoại như hình 5.10.


87

Hình 5.10
- Ta kích vào
Copy License,
sau đó chọn
đến
đường
dẫn chứa file
License như
hình 5.11, sau
đó nhấn Open
để hồn thành
q trình cài
đặt.

Hình 5.11


88

Sau khi cài đặt xong, ta kích vào biểu tượng Xilinx ISE Design Suite
12.1 trên màn hình máy tính (hình 5.12a) hoặc vào Start -> All Programs ->
Xilinx ISE Design Suite 12.1 -> ISE Design Tool -> Project Navigator
(hình 5.12b) để khởi động ISE.

(a)
(b)
Hình 5.12– Khởi động ISE 12.1
Sau khi khởi động ISE sẽ xuất hiện giao diện chương trình ISE với các
cửa sổ soạn thảo như hình 5.13.

Cửa sổ quản lý
source và project

Cửa sổ soạn thảo

Cửa sổ thơng báo

Hình 5.13 – Giao diện chương trình ISE 12.1


89

2. Tạo Project trên ISE:
Mục tiêu: trình bày cho người học cách thức để tạo Project trên ISE.
Để tạo project trên ISE ta vào File -> New Project, khi đó sẽ xuất hiện
hộp thoại như hình 5.14.

Hình 5.14
 Tại vùng Name: ta đặt tên của project
 Location và Working Directory: tên thư mục chứa project

- Sau đó chọn Next, sẽ
xuất hiện hộp thoại
thiết lập cho project

như hình 5.15.
- Sau khi đã thiết lập cho
project, nếu ta muốn
thay đổi thiết lập thì
kích chuột phải vào
cửa sổ quản lý project
và
chọn
Design
Properties.

Hình 5.15 – Cửa sổ thiết lập cho project


90

Trong đó:







Family: ta chọn họ linh kiện
Device: chọn tên linh kiện
Package: chọn dạng đóng gói của linh kiện
Speed: chọn tốc độ
Synthesis Tool: chọn công cụ tổng hợp
Simulator: chọn công cụ mơ phỏng, có thể sử dụ Isim

VHDL/Verilog đã được tích hợp sẵn trong ISE hay công cụ mô
phỏng Modelsim.
 Preferred Language: ngơn ngữ viết chương trình, ở đây ta viết bằng
chương trình Verilog, do đó ta chọn Verilog.
- Sau đó kích
Next và finish
thì q trình
tạo một project
hồn thành như
hình 5.16

Hình 5.16


91

- Để add chương
trình có sẵn
vào project ta
kích chuột phải
vào cửa sổ
quản lý project,
sau đó chọn
Add
Source
như hình 5.17.
Khi đó sẽ xuất
hiện hộp thoại
để
ta

add
source chương
trình đã tạo ra
trước đó vào
project.
Hình 5.17 – Add source chương trình có sẵn vào
project
- Để thêm một
source chương
trình mới vào
project ta kích
chuột phải vào
cửa sổ quản lý
project, sau đó
chọn
New
Source. Khi đó
sẽ xuất hiện
hộp thoại như
hình 5.18. Ta
đặt tên soure
mới vào File
name.

Hình 5.18 – Thêm new source vào project

Trong đó:
 IP (CORE Generator & Architecture Wizard): tạo IP CORE có






sẵn từ ISE
Schematic: tạo một schematic mới
Verilog Module: tạo một soure chương trình Verilog mới
Verilog Test Fixture: tạo soure chương trình mơ phỏng Verilog mới
VHDL Module: Tạo source chương trình VHDL mới


92

 VHDL Test Bench: tạo testbench cho module VHDL

Ở đây, ta viết chương trình bằng ngơn ngữ Verilog cho nên ta quan tâm
chủ yếu là IP (CORE Generator & Architecture Wizard), Verilog Module
và Verilog Test Fixture.
- Để tạo Verilog
Module mới ta
chọn Verilog
Module,
đặt
tên vào ơ file
name sau đó
kích Next, sẽ
xuất hiện hộp
thoại như hình
5.19 để ta khai
báo các ngõ
vào ra. Ta kích

Next để bỏ qua
bước này.

Hình 5.19 – Đặt tên ngõ vào ra của new source

- Sau đó kích
finish thì một
source chương
trình mới được
tạo ra như hình
5.20.

Hình 5.20 – Màn hình soạn thảo của new source


93

- Để tạo source chương trình
mơ phỏng bằng Verilog ta
làm tương tự như tạo
source
chương
trình
Verilog mới, nhưng thay vì
chọn Verilog Module ta
chọn Verilog Test Fixture,
sau đó chọn Next sẽ xuất
hiện hộp thoại như hình
5.21. Ta chọn module cần
tạo file mơ phỏng (ở đây là

soure chương trình a), sau
đó kích Next và finish thì
một source chương trình
mơ phỏng cho chương trình
a sẽ được tạo ra như hình
5.22.

Hình 5.21

Hình 5.22 – Cửa sổ soạn thảo chương trình mơ phỏng
3. Cài đặt và khởi động Modelsim:
Mục tiêu: trình bày và hướng dẫn cho người học cách để cài đặt và khởi
động phần mềm Modelsim ứng dụng vào lập trình FPGA và CPLD của hãng
Xilinx.


94

Modelsim là công cụ hỗ trợ mô phỏng của Mentor Graphics
Corporation, cho phép mô phỏng kết quả thực thi thiết kế trên ISE, mơ tả cho
ta thấy dạng sóng, số liệu,…của các tín hiệu trong chương trình.
Modelsim có nhiều dạng khác nhau như Modelsim SE, Modelsim
PE,…và mỗi dạng có nhiều phiên bản khác nhau như Modelsim SE 6.1a,
Modelsim SE 6.3b, Modelsim SE 6.5a, Modelsim PE 6.1a, Modelsimpe_student_edition 10.1a,…Trong đó Modelsim-pe_student_edition là phiên
bản cung cấp license miễn phí cho sinh viên nghiên cứu và học tập (download
từ website: ).
Để cài đặt Modelsim-pe_student_edition 10.1a, ta kích đúp vào file
chương trình modelsim-pe_student_edition.exe, khi đó chương trình
Modelsim-pe_student_edition sẽ bắt đầu được cài đặt (hình 5.23).

Hình 5.23 - Bắt đầu cài đặt modelsim-pe_student_edition
Sau khi quá trình cài đặt được khởi tạo, sẽ xuất hiện hộp thoại như hình
5.24, ta chọn Next để tiếp tục quá trình cài đặt.

Hình 5.24


95

Sau khi chọn Next sẽ xuất hiện hộp thoại như hình 5.25, ta tiếp tục chọn
Yes để tiếp tục quá trình cài đặt.

Hình 5.25
Sau khi chọn Yes, sẽ xuất hiện hộp thoại như hình 5.26, hộp thoại này
cho phép ta thay đổi đường dẫn chứa chương trình cài đặt. Sau khi thay đổi
xong ta chọn Next.

Hình 5.26 – Chọn đường dẫn chứa chương trình cài đặt


96

- Chọn Next

Hình 5.27
- Sau khi chọn
Next, chương
trình chính bắt
đầu được cài
đặt như hình

5.28, ta đợi cho
đến khi chương
trình cài đặt
được
hồn
thành.

Hình 5.28


97

- Sau khi q
trình cài đặt
hồn
thành,
chương trình
hỏi ta có tạo
Shortcut trên
desktop khơng
(hình 5.29) ,
nếu ta muốn
tạo thì chọn
Yes, cịn khơng
muốn tạo thì
chọn No.
Hình 5.29
- Chọn Yes để
add đường dẫn
cho

chương
trình modelsim
vừa được cài
đặt (hình 5.30).

Hình 5.30 – Add đường dẫn cho modelsim


98

- Sau khi add
đường
dẫn
xong, ta chọn
finish để kết
thúc quá trình
cài
đặt
modelsim,
đồng thời tại
thời điểm đó
chương trình sẽ
dẫn đường link
tới website của
Mentor
Graphics
Corporation để
ta điền thơng
tin u cầu
license.

Hình 5.31 – Kết thúc cài đặt và yêu cầu license

Sau khi đã nhận được license qua email, ta copy license vào thư mục
chương trình modelsim vừa cài đặt, sau đó thiết lập mơi trường biến và
license cho modelsim theo các bước như sau:
 Kích chuột phải vào My
computer, chọn Properties
(hình 5.32).

Hình 5.32