Thiết kế và thực hiện bộ giao tiếp mạng có hiệu năng cao cho mạng trên chip trên FPGA spartan - 6

ISSN 1859-1531 - TẠP CHÍ KHOA HỌC VÀ CƠNG NGHỆ ĐẠI HỌC ĐÀ NẴNG, SỐ 11(84).2014, QUYỂN 2

19

THIẾT KẾ VÀ THỰC HIỆN BỘ GIAO TIẾP MẠNG CÓ HIỆU NĂNG CAO CHO
MẠNG TRÊN CHIP TRÊN FPGA SPARTAN - 6
DESIGNING AND IMPLEMENTING A HIGH PERFORMANCE NETWORK INTERFACE
FOR THE SPARTAN - 6 FPGA NETWORK ON CHIP
Nguyễn Văn Cường1, Phạm Ngọc Nam1, Trần Hoàng Vũ2
1
Trường Đại học Bách khoa Hà Nội; Email:
2
Trường Cao đẳng Cơng nghệ, Đại học Đà Nẵng; Email:
Tóm tắt - Thực hiện một hệ thống có hiệu năng cao, hoạt động ổn
định dựa trên kiến trúc mạng trên chip (NoC) là một vấn đề cần
thiết, đáp ứng yêu cầu cho các ứng dụng nhúng hiện đại. Bộ giao
tiếp mạng trong kiến trúc NoC dùng để kết nối giữa bộ định tuyến
và tài ngun đóng vai trị rất quan trọng góp phần vào cải thiện
hiệu năng cho tồn hệ thống. Trong bài báo này chúng tôi giới thiệu
một kiến trúc của bộ giao tiếp mạng trong NoC có hiệu năng cao,
hoạt động ổn định. Phương pháp tiếp cận của chúng tơi là sử dụng
q trình ghi và đọc dữ liệu trong bộ đệm một cách song song giúp
tăng tốc độ ghi và đọc dữ liệu. Mơ hình bộ giao tiếp mạng này được
chúng tôi mô tả bằng ngôn ngữ Verilog và thực hiện trên Xilinx
Spatan6 board. Kết quả thực nghiệm cho thấy rằng, kiến trúc bộ
giao tiếp mạng của chúng tôi đề xuất hoạt động ổn định, hiệu năng
cao về các tiêu chuẩn như diện tích, năng lượng tiêu thụ, trễ và
thông lượng.

Abstract - Implementing a high performance system with stable
operation based on the architecture of network on chip (NoC) is an

issue of necessity that meets the requirements of modern
embedded applications. The interface network in NoC architecture
used to connect between the router and the resource makes an
imprtant contribution to the improvement of the system
performance. In this paper we present an interface network
architecture for NoC which shows high performance and stable
operation. Our approach is to employ in parallel the writing and
reading data processes in buffer to help increase the speed of
writing and reading the data. The interface network model is
described by means of the Verilog language and implemented on
the Xilinx Spatan-6 board. The experimental results show that our
network interface architecture proposes stable operation, high
performance in terms of such standards as area, power
consumption, latency and throughput.

Từ khóa - hệ thống trên chip; mạng trên chip; giao tiếp mạng; trễ;
thông lượng.

Key words - systems on chip; network on chip; network interface;
latency; throughput.

luồng cho dòng dữ liệu trong mạng. Bộ định tuyến được
xem như hạt nhân của NoC, với mỗi mơ hình NoC khác
nhau thì bộ định tuyến sẽ được thiết kế riêng để thực hiện
thuật toán định tuyến, cơ chế điều khiển luồng riêng biệt.
Các liên kết (Links) thực hiện kết nối các bộ định tuyến lại
với nhau trong mạng NoC. Tài nguyên mạng (Resource)
thực hiện xử lý dữ liệu trong mạng, khối này có thể là một
lõi vi xử lý, một bộ biến đổi FFT, một lõi xử lý DSP hay
một bộ điều khiển DDRAM. Bộ giao tiếp mạng (Network

Interface: NI) thực hiện kết nối giữa tài nguyên và bộ định
tuyến trong NoC. NI làm nhiệm vụ chuyển đổi các giao
diện tín hiệu giữa tài nguyên và bộ định tuyến [6]. Chức
năng của của NI tương tự như chức năng của card mạng
kết nối giữa máy tính và mạng internet [6],[7]. NI thực hiện
cung cấp các dịch vụ tại lớp vận chuyển trong mơ hình
tham chiếu ISO-OSI [8].

Router

Resource
(1,1)

Router

Resource
(2,2)

N
I

Resource
(2,1)

Router

Router

Router

N
I

Router

Resource
(2,0)

Resource
(1,2)

N
I

N
I

Resource
(1,0)

Router

N
I

Router

N
I

Resource
(0,2)

N
I

Resource
(0,1)

N
I

Resource
(0,0)

N
I

1. Đặt vấn đề
Trong những năm gần đây, xu hướng công nghệ về kiến
trúc thiết kế Chip đã đạt đến mức độ tích hợp rất cao. Do
các bóng bán dẫn liên tục thu hẹp, mật độ năng lượng trên
một centimet vuông đạt đến giới hạn trên. Vì điều này, các
nhà thiết kế Chip đã quyết định ngừng cải thiện hiệu năng
các thiết kế của họ bằng phương pháp mở rộng tần số mà
thay vào đó bằng hệ thống đa lõi. Hệ thống này cung cấp
hiệu năng tốt hơn so với kiến trúc đơn lõi, bằng cách thực
hiện các xử lý song song. Các hệ thống trên chip (Systems
on chip: SoC), các thiết bị nhúng ngày càng xử lý nhiều
thơng tin hơn, các ứng dụng tích hợp lên hệ thống này ngày

càng nhiều hơn. Vì thế, các SoC ngày nay có nhiều hơn các
thành phần chuyên dụng tốc độ cao và cũng có nhiều lõi vi
xử lý trên nó. Đối với các ứng dụng cụ thể kiến trúc SoC
mang lại hiệu năng tăng bằng cách sử dụng bộ vi xử lý
khơng đồng nhất thay vì các bộ vi xử lý đồng nhất. Theo
HiPEAC [1], hiện nay các nhà thiết kế các thiết bị truyền
thông rất quan tâm đến hiệu năng động. Do đó mạng kết
nối bên trong có tầm quan trọng cao trong vấn đề này. Các
hệ thống SoC dựa trên kiến trúc Bus là không phù hợp cho
u cầu này, bởi vì chúng có nhiều hạn chế như được trình
bày trong [2], [3].
Kiến trúc NoC (Network on Chip) đã được đề xuất và
kiến trúc này xem như là một giải pháp thay thế cho kiến
trúc Bus. Mơ hình NoC cung cấp một cơ sở hạ tầng truyền
thơng có hiệu năng cao. NoC thích hợp cho việc tích hợp
một số lượng lớn các lõi IP lên một SoC [4],[5]. Các thành
phần trong NoC được chỉ ra như Hình 1 gồm: Bộ định
tuyến (Router)thực hiện chức năng định tuyến, điều khiển

Router

Hình 1. Một NoC 3x3 mesh điển hình


Nguyễn Văn Cường, Phạm Ngọc Nam, Trần Hoàng Vũ

20

Hiện nay, có rất nhiều cơng trình cơng bố về thiết kế
kiến trúc của NoC, trong đó có một số cơng trình nghiên

cứu về kiến trúc của NI như: Trong [9] các tác giả đã thực
hiện và trình bày một NI cho NoC sử dụng kỹ thuật chia sẻ
bộ nhớ. Tuy nhiên, bộ giao tiếp này có độ trễ rất cao. Các
tác giả trong [10] trình bày một kiến trúc NI sử dụng kỹ
thuật tắt xung đồng hồ cho những khối không hoạt động để
tối ưu về mặt năng lượng. Các tác giả trong [11],[12] đã
trình bày một kỹ thuật chia sẻ cho bộ giao tiếp để tối ưu
diện tích của NoC. Trong [13] một NI tốc độ cao cũng đã
được đề xuất bằng cách sử dụng bộ đệm Ping Pong với bốn
mô đun bộ nhớ để tăng thông lượng. Các tác giả trong [14]
đã đề xuất một NI nhằm cải thiện hiệu quả bộ nhớ và giảm
trễ trong bộ nhớ, bộ giao tiếp này cũng tương thích với các
IP chuẩn AXI đang tồn tại. Tuy nhiên các đề xuất trên chưa
thực sự nhắm đến cải thiện độ trễ trong quá trình ghi/đọc
dữ liệu tại các bộ đệm.
Trong bài báo này, chúng tôi đề xuất một kiến trúc mới
cho bộ giao tiếp mạng tương thích với NoC 2D dạng lưới.
Bộ giao tiếp này có độ trễ nhỏ, thơng lượng cao nhờ sử
dụng hai bộ đệm và sử dụng kỹ thuật pipeline quá trình ghi
và đọc dữ liệu từ tài nguyên đến bộ định tuyến và ngược
lại. Phần còn lại của bài báo được tổ chức như sau: Mục 2
trình bày kiến trúc của bộ giao tiếp mạng. Mục 3 là kết quả
thực nghiệm, cuối cùng là kết luận và công việc tiếp theo
được thể hiện trong mục 4.
2. Đề xuất kiến trúc cho bộ giao tiếp mạng
2.1. Tổng quan mạng trên chip
2.1.1. Cấu hình mạng
Một vấn đề quan trọng khi thiết kế NoC là để xác định
cấu hình mạng. Như mạng máy tính, trong NoC thường sử
dụng các cấu hình mạng như: 2D mesh, torus, cube, fat tree

and butterfly, …Trong bài báo này, chúng tơi sử dụng cấu
hình mạng 2D mesh như Hình 1 để thiết kế cho NoC của
chúng tơi vì lý do cấu hình mạng 2D mesh có tính linh hoạt
cao và dễ dàng thực hiện với công nghệ bán dẫn hiện tại.
Bộ định tuyến có 5 cổng là Đơng (E), Tây (W), Nam (S),
Bắc (N) được nối với các bộ định tuyến lân cận và cổng
Nội bộ (L) được nối với NI dùng để kết nối giữa bộ định
tuyến với tài nguyên. Sơ đồ tổng quát của bộ định tuyến
được thể hiện như Hình 2.

2.1.2. Cơ chế truyền thơng
Cơ chế truyền thông được sử dụng trong thiết kế NoC
này là chuyển mạch gói với cơ chế điều khiển luồng
Whormhole kết hợp kênh ảo và thuật toán định tuyến XY.
Mỗi gói tin được chia thành nhiều flit trước khi truyền vào
mạng. Trong thiết kế này chúng tơi chia gói tin thành các flit
như: flit mào đầu (header flit), flit thân (body flit) và flit kết
thúc (end flit). Mỗi flit có độ dài 34 bit trong đó 32 bit được
sử dụng cho dữ liệu, 2 bit còn lại sử dụng cho mục đích điều
khiển. Cấu trúc của các flit được mơ tả như Hình 3.
Payload

Un
Used

Sour_Add

Packet Seq
Number

Paket size

00/
01

34 Bits Header Flit

(a) Flit mào đầu
Payload

10

34 Bits Body Flit

(b) Flit thân
Payload

11

34 Bits End Flit

(c) Flit kết thúc

Hình 3. Cấu trúc của các flit

2.1.3. Kiến trúc của bộ định tuyến
Trên cơ sở lựa chọn cấu hình mạng, các cơ chế truyền
thơng, kiến trúc của bộ định tuyến được đề xuất như Hình
4. Kiến trúc bộ định tuyến có 5 cổng (Đơng, Tây, Nam, Bắc
và Nội bộ) vào/ra hai hướng được kết nối đến bốn bộ định

tuyến lân cận và bộ tài nguyên gần nhất. Bộ định tuyến đã
được thiết kế với 5 khối chính là FIFO queue, Flit decode,
Switch, Virtual Channel và Abiter.
• Khối FIFO queue: Lưu trữ flit đầu vào trong khi chờ
đến lượt được xử lý.
• Khối Flit decode: Xử lý địa chỉ trong headflit, đưa
ra tín hiệu điều khiển tìm đường đi đến đầu ra.
• Khối Switch: Chuyển tiếp dữ liệu đến đầu ra tương
ứng theo tín hiệu điều khiển từ khối Flit decode.
• Khối Virtual Channel: Đưa ra tín hiệu u cầu kênh
truyền vật lý, lưu trữ flit tạm thời trong khi chờ được cấp
kênh vật lý.
• Khối Abiter: Lựa chọn kênh ảo có yêu cầu truyền
để cấp phát kênh vật lý truyền dữ liệu.
N
FIFO

N Flit
decode

FIFO

S Flit
decode

S

E
FIFO

E Flit
decode

Switch

VC 0
VC 1
VC 2
VC 3

Arbiter
4to1

VC 0
VC 1
VC 2
VC 3

Arbiter
4to1

S

Arbiter
2to1

E

Arbiter
2to1

W

Arbiter
4to1

L

VC 0
VC 1

W
FIFO

W Flit
decode

FIFO

L Flit
decode

L

Hình 2. Kiến trúc tổng quát của Router

Dest_Add

VC 0
VC 1

VC 0
VC 1
VC 2
VC 3

N

Hình 4. Kiến trúc tổng quát của Router

ack


ISSN 1859-1531 - TẠP CHÍ KHOA HỌC VÀ CƠNG NGHỆ ĐẠI HỌC ĐÀ NẴNG, SỐ 11(84).2014, QUYỂN 2

2.2. Kiến trúc của bộ giao tiếp mạng
Bộ giao tiếp mạng là khối logic rất quan trọng trong cấu
trúc của NoC làm nhiệm vụ kết nối tài nguyên vào mạng
tại các vị trí giao diện dữ liệu vào ra của bộ định tuyến [15].
Do sự khác biệt về kích thước dữ liệu, giao diện tín hiệu
điều khiển của các tài nguyên với mạng. NI có thể thay đổi
tùy theo tài nguyên được kết nối với mạng. Kiến trúc NI
có thể chia ra làm 2 phần như sau: Phần thứ nhất là phần
giao tiếp với bộ định tuyến được xem như phần không phụ
thuộc vì dữ liệu vào bộ định tuyến là các flit có kích thước

21

dữ liệu cố định theo thiết kế. Phần thứ 2 là phần giao tiếp
của NI với tài nguyên, tùy thuộc vào loại tài nguyên mà
kích thước dữ liệu có thể thay đổi vì vậy có thể gọi phần

này là phần phụ thuộc. Giao thức bắt tay được sử dụng cho
việc truyền gói tin giữa tài nguyên và bộ định tuyến.
Sơ đồ kiến trúc tổng quát của bộ giao tiếp mạng được
chúng tơi đề xuấtnhư hình 5, bao gồm các khối: FIFO A,
FIFO B, InFSM, OutFSM, InstructionFIFO mỗi khối thực
hiện một chức năng riêng. Chức năng của mỗi khối sẽ được
được giải thích cụ thể dưới đây:

NI ARCHITECTURE
FFA_data
32 bits

FFA_data
32 bits

FIFO A

Core_Data
32 bits

6bits

FFA_write FFA_empty FFA_full
releaseA_OutFSM
releaseB_OutFSM
pkt_size
write_IF
Core_req

core_req

ack_core

InFSM
Instructions

FFA_full FFA_empty FFA_read
releaseA_inFSM
releaseA_inFSM
data_router
read_IF

8bits

Instructions
FIFO

8bits

ack_core

OutFSM

34 bits

req_router

Instructions
router_ack
IF_empty
FFB_full FFB_empty FFB_read

IF_full
FFB_write FFB_empty FFB_full

Router_Data

req_router
router_ack

FIFO B
FFB_data
32 bits

FFB_data
32 bits
FFA_data
32 bits

FFA_data
32 bits

FIFO A

Core_Data
32 bits

FFA_read FFA_empty FFA_full
releaseA_InFSM
releaseB_InFSM
Core_data

read_IF
ack_core

core_ack
req_core

OutFSM
Instructions

FFA_full FFA_empty FFA_write
releaseA_OutFSM
releaseB_OutFSM
A/B_select
router_data
write_IF

8bits

Instructions
FIFO

req_core

8bits

InFSM

ack_router

Instructions

req_router
IF_empty
FFB_full FFB_empty FFB_write

IF_empty
FFB_read FFB_empty FFB_full

FIFO B
FFB_data
32 bits

Hình 5. Kiến trúc tổng quát của bộ giao tiếp mạng

Router_Data
34 bits

FFB_data
32 bits

ack_router
router_req


22

FIFO A và FIFO B là bộ đệm dữ liệu dạng FIFO được
kết nối với đầu vào của NI từ phía bộ tài nguyên hoặc bộ
định tuyến. Bộ đệm này có 8 ơ nhớ dữ liệu và kích thước
của mỗi ô nhớ là 32 bit, bằng với kích thước của một flit
dữ liệu. Các FIFO này sẽ đảm nhận việc lưu trữ dữ liệu

đến từ tài nguyên hoặc đến từ bộ định tuyến. Khi một trong
hai FIFO được nạp đầy dữ liệu, bộ xử lý sẽ tự động đẩy dữ
liệu tiếp theo sang FIFO còn lại, đồng thời việc đọc dữ liệu
ra cũng thực hiện song song cùng quá trình này. Vị trí ghi
và đọc dữ liệu vào/ra trong các FIFO được thực hiện bởi
InFSM và OutFSM. Việc sử dụng hai khối FIFO như trên
sẽ cho phép hoạt động đọc/ghi gói tin diễn ra cùng lúc. Do
đó, độ trễ của quá trình đọc/ghi dữ liệu tại bộ đệm được
giảm xuống đến mức tối thiểu. Đây cũng chính là điểm mới
của kiến trúc này so với các kiến trúc công bố trước đây.
Hầu hết, các kiến trúc NI trước đây chỉ sử dụng duy nhất
một bộ FIFO cho quá trình ghi đọc dữ liệu.
Khối InFSM và OutFSM xem như là các khối điều
khiển trung tâm trong bộ giao tiếp mạng. Khối này tạo ra
các tín hiệu để điều khiển chính xác luồng gói tin từ bộ tài
nguyên đến bộ định tuyến hoặc các flit từ bộ định tuyến
đến tài nguyên và đưa ra các tín hiệu điều khiển, chuyển
flit hoặc gói tin vào FIFO A hoặc FIFO B đúng địa chỉ tùy
theo trạng thái của FIFO A hoặc FIFO B. InFSM sau khi
nhận được flit mào đầu từ tài nguyên hoặc từ bộ định tuyến
sẽ đọc kích thước gói tin và quyết định chế độ ghi. Có 4
chế độ ghi: 01- chỉ ghi vào FIFO A; 10- chỉ ghi vào FIFO
B; 11- ghi vào FIFO A rồi ghi vào FIFO B; 00 - ghi vào
FIFO B rồi ghi vào FIFO A. Bốn chế độ ghi này cùng với
kích thước gói tin sẽ được đẩy vào InstructionFIFO để báo
cho OutFSM thứ tự đọc của gói tin hiện tại. Sau khi thiết
lập các thơng số InFSM điều khiển q trình nhận dữ liệu
bằng các tín hiệu bắt tay ack/req. Ngược với q trình ghi
dữ liệu là quá trình đọc dữ liệu ra của OutFSM. Khối này
có chức năng nhận lệnh từ InstructionFIFO rồi sau đó đẩy

dữ liệu ra ngồi.
Khối Flitizer và De-Flitizer là hai khối ghép/tách thơng
tin kiểu flit (flit type) cho gói tin đến từ tài nguyên hoặc flit
đến từ bộ định tuyến. Khối Flitizer có nhiệm vụ ghép 2 bit
kiểu flit vào dữ liệu đến từ bộ tài nguyên thành 34 bit để
đưa đến bộ định tuyến. Ngược lại De-Flitizer thực hiện tách
2 bit kiểu flit từ bộ định tuyến thành 32 bit để đưa đến bộ
tài nguyên. Khối Flitizer và De-Flitizer được tích hợp sẵn
trong InFSM và OutFSM nó hoạt động đồng bộ theo xung
đồng hồ và được điều khiển bởi InFSM và OutFSM.
3. Kết quả thực nghiệm
Trong mục này kết quả tổng hợp và mơ phỏng sẽ được
trình bày. Ngồi ra chúng tơi cũng phân tích đánh giá các
thơng số như tài nguyên sử dụng, năng lượng tiêu thụ, tốc
độ, trễ và thông lượng của kiến trúc NI đã đề xuất. NI đã
được chúng tơi mơ hình hóa bằng ngôn ngữ Verilog, tổng
hợp và mô phỏng bằng ISE Design Suite 14.1 và đã được
thực hiện trên Xilinx Spatan-6 board. Kết quả tổng hợp
được chỉ ra ở Bảng 1. Nhìn vào Bảng 1 chúng ta có thể thấy
rằng tài nguyên sử dụng của NI là rất nhỏ so với tài nguyên
hiện có của FPGA.
Cũng từ kết quả tổng hợp cho thấy tần số hoạt động tối
đa của NI có thể lên đến 298Mhz. Để đánh giá độ trễ và

Nguyễn Văn Cường, Phạm Ngọc Nam, Trần Hồng Vũ

thơng lượng chúng tơi tiến hành truyền nhiều gói tin gồm
có 16 flits mỗi flit chứa 32 bits cho NI. Kết quả độ trễ và
thông lượng được chỉ ra cụ thể như Bảng2.
Bảng 1. Tài nguyên sử dụng của bộ giao tiếp mạng

Tổng hợp tài nguyên sử dụng
Loại logic
Sử dụng Sẵn có
Slice Registers
316
54567
Slice LUTs
623
27288
IOBs
98
296
No. used as
112
6408
Mem

Sử dụng (%)
0.58
2.28
33.11
1.75

Bảng 2. Trễ và thông lượng của bộ giao tiếp mạng

Tên mô đun

Trễ
(Cycle)

FIFO (C2R)
FIFO (R2C)
Core – Router
Router – Core

24
24
86
86

Thông lượng
@100Mhz
(Mbps)
2100
2100
633
595

Nguồn tiêu thụ của NI cũng được chúng tôi chỉ ra tại
tần số clock 100Mhz bằng cách sử dụng cơng cụ Xpower
được tích hợp sẵn trong bộ ISE Design Suite 14.1, tại tần
số này nguồn tiêu thụ của NI đã đề xuất là 53mW.
Một số so sánh về các thông số trễ và thông lượng trong
nghiên cứu của chúng tôi với các nghiên cứu của các tác
giả đã công bố trước đây được chỉ ra như Bảng 3.
Bảng 3.So sánh về trễ và thông lượng

Thông lượng
Trễ

(Chu kỳ) @100 Mhz (Mbps)
[7]
320
[16]
120
492
Nghiên cứu chúng tôi
86
614
Các nghiên cứu

4. Kết luận
Trong bài báo này, chúng tơi trình bày một đề xuất mới
về kiến trúc của NI cho mạng trên chip. Kết quả mô phỏng
và tổng hợp cho thấy rằng tài nguyên sử dụng của NI là rất
bé, độ trễ khá nhỏ, thông lượng cao và tiêu thụ năng lượng
thấp. Điều này rất phù hợp để thực hiện một hệ thống mạng
trên chip trên FPGA. Trong tương lai chúng tôi sẽ cải tiến
độ trễ của NI xuống đến mức tối thiểu và thực hiện cấu
hình lại bộ giao tiếp này trên FPGA.
TÀI LIỆU THAM KHẢO
[1] M. Duranton et al., “The HiPEAC Vision,” HiPEAC Roadmap,
2014. [Online].
[2] Available: www.hipeac.net/system/files/hipeacvision.pdf.
[3] J. L. Hennessy and D. A. Patterson, Computer Architecture: A
Quantitative Approach, 4th Edition, 4th ed. Morgan Kaufmann,
2006.
[4] J. Liang, S. Swaminathan, and R. Tessier, aSOC: A scalable, single
chip communications architecture,in Proc. PACT, 2000.
[5] L. Benini and G. De Micheli,Network on Chips: A New SoC

Paradigm,IEEE Computer, Jan.2002, Pages: 70-78.


ISSN 1859-1531 - TẠP CHÍ KHOA HỌC VÀ CƠNG NGHỆ ĐẠI HỌC ĐÀ NẴNG, SỐ 11(84).2014, QUYỂN 2
[6] S. Kumar, ANetwork on Chip Architecture and Design
Methodology, Proc. Of IEEE Annual Symposium on VLSI, 2002,
Pittsburgh, USA, Pages: 117-124.
[7] Axel Jantsch, Hannu Tenhunen (2004), Networks on Chip, Kluwer
Academic Publishers, U.S.
[8] Holsmark R., Johansson A. and Kumar S., “On Connecting Cores to
Packet Switched On-Chip Networks: A Case Study with Microblaze
Processor Cores”, in IEEE Workshop on Design and Diagnostics of
Electronic Circuits and Systems, April 18-21, 2004, Slovakia.
[9] M. T. Rose. The Open Book: A Practical Perspective on OSI,
Prentice Hall, 1990.
[10] A. Radulescu, J. Dielissen, K. Goossens, E. Rijpkema, and P.
Wielage, An efficient on-chip network interface offering guaranteed
services, shared-memory abstraction, and flexible network
configuration,in Proceedings of the 2004 Design, Automation and
Test in Europe Conference (DATE’04). IEEE, 2004
[11] W. Chouchene, B. Attia, A. Zitouni, N. Abid, and R. Tourki, R., “A
Low Power Network Interface For Network on Chip”, in IEEE 8th
International Multi-Conference on Systems, Signals & Devices,
2011, pp. 37-42.

23

[12] B. Attia, W. Chouchene, A. Zitouni, and R. Tourki, “Network
interface Sharing for SoCs based NoC”, in International Conference
on Communications, Computing and Control Applications, 2011,

pp. 1-6.
[13] A. Ferrante, S. Medardoni, and D. Bertozzi, "Network Interface
Sharing Techniques for Area Optimized NoC Architectures", in
DSD, 2008, pp. 10-17.
[14] K.Swaminathan, Lakshminarayanan G and Ko Seok-Bum, “High
Speed Generic Network Interface for Network on Chip using Ping
Pong Buffers,” in International Symposium on Electronic System
Design, pp. 72-76, 2012
[15] M. Daneshtalab et al.,"Memory-Efficient On-Chip Network With
Adaptive Interfaces,” Computer-Aided Design of Integrated Circuits and
Systems, IEEE Transactions on, vol.31, no.1, pp.146-159, Jan. 2012.
[16] K. Mori et al., “Advanced Design Issue for OASIS Network-onChip Architecture,” International Conference on Broadband,
Wireless Computing, Communication and Applications, 2010.
[17] W. Jian and Y. Zhijia, “Design of network adapter compatible OCP
for high-throughput NOC,” vol. 314, pp. 1341–1346, 2013.

(BBT nhận bài: 26/04/2014, phản biện xong: 02/06/2014)