Power Gating Circuit.docx

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH
KHOA ĐÀO TẠO CHẤT LƯỢNG CAO

BÁO CÁO CUỐI KÌ
THIẾT KẾ MẠCH TÍCH HỢP VLSI

POWER GATING CIRCUIT

SVTH :

Khóa :
Ngành :
GVHD :

LÊ VĂN TÀI
LÊ TRIỆU VỸ
NGUYỄN HỮU THANH SƠN
TRƯƠNG THỊ THÚY QUỲNH
2020
ĐIỆN TỬ VIỄN THÔNG
ĐỖ DUY TÂN

MSSV: 20161256
MSSV: 20161283
MSSV: 20161254
MSSV: 20161251

Tp. Hồ Chí Minh, tháng 12 năm 2022


TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH

KHOA ĐÀO TẠO CHẤT LƯỢNG CAO

BÁO CÁO CUỐI KÌ
THIẾT KẾ MẠCH TÍCH HỢP VLSI

POWER GATING CIRCUIT

SVTH :

Khóa :
Ngành :
GVHD :

LÊ VĂN TÀI
LÊ TRIỆU VỸ
NGUYỄN HỮU THANH SƠN
TRƯƠNG THỊ THÚY QUỲNH
2020
ĐIỆN TỬ VIỄN THÔNG
ĐỖ DUY TÂN

MSSV: 20161256
MSSV: 20161283
MSSV: 20161254
MSSV: 20161251

Tp. Hồ Chí Minh, tháng 12 năm 2022


CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM

Độc lập – Tự do – Hạnh phúc
*******

PHIẾU NHẬN XÉT CỦA GIÁO VIÊN HƯỚNG DẪN
Họ và tên Sinh viên: …Lê Văn Tài…………………… MSSV:.…20161256……….
Họ và tên Sinh viên: …Lê Triệu Vỹ………………….. MSSV:.…20161283……….
Họ và tên Sinh viên: …Nguyễn Hữu Thanh Sơn……... MSSV:.…20161254……….
Họ và tên Sinh viên: …Trương Thị Thúy Quỳnh…….. MSSV:.…20161251……….
Ngành:…….Điện tử - viễn thông………………….………………….………………
Tên
đề
tài:…Power
Gating
Circuit………….…….……………….….
………………
……………….…….……………………….…………………………………………
Họ
và
tên
Giáo
viên
hướng
dẫn:
………………………………………………………
NHẬN XÉT
1. Về nội dung đề tài & khối lượng thực hiện:
…………………………….…………….…………………….………………………
…………………………….…………….…………………….………………………
…………………………….…………….…………………….………………………
2. Ưu điểm:

…………………………….…………….…………………….………………………
…………………………….…………….…………………….………………………
…………………………….…………….…………………….………………………
3. Khuyết điểm:
…………………………….…………….…………………….………………………
…………………………….…………….…………………….………………………
…………………………….…………….…………………….………………………
4. Đề nghị cho bảo vệ hay khơng?
…………………………….…………….…………………….………………………
…………………………….…………….…………………….………………………
5. Đánh giá loại:
…………………………….…………….…………………….………………………
6. Điểm:………………….…(Bằng chữ:…………………………………………….)
…………………………….…………….…………………….………………………
Tp. Hồ Chí Minh, ngày _ tháng _ năm 2022
Giáo viên hướng dẫn
(Ký & ghi rõ họ tên)


TÓM TẮT
Trên thị trường hiện nay, hiệu suất cao (high performance) và công suất
thấp (low power) là hai yếu tố góp phần lớn vào khả năng thương mại của
một vi mạch. Tùy ứng dụng cụ thể, việc tối ưu công suất tiêu thụ được hỗ trợ
ở các mức độ khác nhau. Ví dụ:
 Vi mạch dùng trong điện thoại yêu cầu mức tiêu thụ cơng suất ít hơn vi
mạch dùng trong laptop. Bạn chắc chắn không muốn dùng một chiếc điện
thoại mà phải đeo thêm một bình ắc quy để cấp nguồn cho nó.
 Vi mạch dùng trong laptop yêu cầu mức tiêu thụ cơng suất ít hơn vi mạch
dùng trong máy tính để bàn (desktop).
 Vi mạch dùng trong máy tính để bàn u cầu mức tiêu thụ cơng suất ít hơn

vi mạch dùng trong máy chủ (server).
Tiêu chí công suất thấp đã trở thành yếu tố ngày càng quan trọng và
được dùng để so sánh giữa các chip cùng phân khúc thị trường. Đặc biệt, đối
với các ứng dụng dùng Pin, thiết bị di động (smart watch, smart phone,
laptop, …), thiết bị dùng nguồn năng lượng từ tín hiệu khơng dây (contactless
card, RFID card,…), … thì việc tiêu thụ công suất thấp đến cực thấp (ultralow power) hay siêu thấp (extreme-low power) là trở thành yêu cầu tối quan
trọng.
Nếu hai dòng chip tương đương nhau về chức năng và hiệu suất thì
chip nào tiêu thụ cơng suất ít hơn thì chip đó có hiệu quả sử dụng năng lượng
(power efficient) tốt hơn. Đối với một chip, “công suất thấp” phải đi đôi với
“hiệu quả sử dụng năng lượng”. Một chip rơi vào một trong hai trường hợp
sau đây đều bị đánh giá là có hiệu quả sử dụng năng lượng thấp :
 Một chip tiêu thụ công suất rất thấp nhưng xử lý chậm chạp, hiệu năng
kém hoặc không đủ đáp ứng nhu cầu ứng dụng.
 Một chip xử lý cực nhanh, thời gian xử lý trung bình đáp ứng gần như
100% các yêu cầu của ứng dụng nhưng tiêu thụ công suất gấp nhiều lần
các chip khác cùng loại.


Với những hiện thực đâng tồn tại trên, việc phát triển các kỹ thuật để
giảm mức tiêu thụ điện ngày càng được quan tâm. Kỹ thuật Power Gating là
một trong số đó và đây cũng là chủ đề chính của bài báo cáo này.


MỤC LỤC
TRANG

TÓM TẮT..........................................................................................................i
MỤC LỤC.........................................................................................................ii
DANH MỤC CÁC CHỮ VIẾT TẮT..............................................................iv

DANH MỤC CÁC BẢNG BIỂU.....................................................................v
DANH MỤC CÁC HÌNH ẢNH, BIỂU ĐỒ....................................................vi
Chương 1..........................................................................................................1
1.1.

Đặt vấn đề..........................................................................................1

1.2.

Mục tiêu.............................................................................................1

1.3.

Nội dung và bố cục............................................................................1

Chương 2..........................................................................................................2
2.1. Khái niệm về Power Gating...................................................................2
2.2. Rò rỉ điện trong CMOS..........................................................................2
2.3. Power gating có các dụng như thế nào trong thiết kế mạch ngày nay.. .4
2.4. Cổng chuyển mạch.................................................................................5
2.5. Khối cách ly (Isolation cell)...................................................................7
2.6. Các thông số, yếu tố ảnh hưởng đến thiết kế PG...................................8
Chương 3........................................................................................................11
3.1. Cấu tạo của Power gating.....................................................................11
3.2. Các phương pháp thiết kế.....................................................................11
3.2.1. Cổng hạt mịn (Fine-grain power gating).......................................11
3.2.2. Cổng hạt thô (Coarse-grain power gating)....................................13
3.3. Lưu trạng thái và thanh ghi trạng thái..................................................15
3.4. Sơ đồ khối chung..................................................................................16
Chương 4........................................................................................................17

4.1. Phần mềm mô phỏng............................................................................17
4.2. Mô phỏng mạch Power Gating.............................................................18
4.2.1. Thiết kế các khối, cổng dùng trong mô phỏng..............................18


4.2.2. Mô phỏng các trường hợp.............................................................22
4.3. Đánh giá kết quả mô phỏng..................................................................33
Chương 5........................................................................................................34
5.1. Tổng kết................................................................................................34
5.2. Hướng phát triển...................................................................................34
TÀI LIỆU THAM KHẢO............................................................................35


DANH MỤC CÁC CHỮ VIẾT TẮT
1. PG:

Power gating

2. VDDV:

virtual VDD


DANH MỤC CÁC BẢNG BIỂU
Trang
Bảng 1. Tổng hợp kết quả mô phỏng các trường hợp.....................................33


DANH MỤC CÁC HÌNH ẢNH, BIỂU ĐỒ
Trang

Hình 1. Rị rỉ trong mạch CMOS cơ bản...........................................................3
Hình 2. Power gating trong CMOS...................................................................4
Hình 3. Cơng tắc chuyển mạch tiêu đề..............................................................5
Hình 4. Cơng tắc chuyển mạch chân trang........................................................6
Hình 5. Cách ly tín hiệu bằng cổng AND.........................................................7
Hình 6. Power gating cổng hạt mịn.................................................................12
Hình 7. Power gating cổng hạt thơ dạng vịng................................................13
Hình 8. Power gating cổng hạt thơ dạng cột...................................................14
Hình 9. Sơ đồ khối với power gating..............................................................16
Hình 10. Sơ đồ transistor cổng AND..............................................................18
Hình 11. Khối AND........................................................................................18
Hình 11 là hình khối của cổng AND khi hiển thị trên mạch...........................18
Hình 12. Sơ đồ transistor cổng NOR..............................................................19
Hình 13. Khối NOR........................................................................................19
Hình 13 là hình khối của cổng NOR khi hiển thị trên mạch...........................19
Hình 14. Sơ đồ transistor cổng NOT...............................................................20
Hình 15. Khối NOT.........................................................................................20
Hình 13 là hình khối của cổng NOT khi hiển thị trên mạch...........................20
Hình 16. Sơ đồ khối D Flip Flop.....................................................................21
Hình 17. Khối D Flip Flop..............................................................................22
Hình 18. Sơ đồ mạch mơ phỏng khơng dùng PG............................................23
Hình 19. Cấu hình nguồn a)Xung thứ nhất b)Xung thứ hai c) Xung thứ ba...23
Hình 20. Dạng sóng hoạt động của mạch khơng dùng PG.............................24
Hình 21. Dạng sóng hoạt động của mạch khơng dùng PG có thêm tín hiệu
dịng điện và cơng suất tại Q và Qb................................................................25
Hình 22. Kết quả cơng suất trung bình tại Q và Qb mạch sử dụng Footer
Switch Cell......................................................................................................25


Hình 23. Sơ đồ mạch sử dụng Header Switch Cell.........................................26

Hình 24. Dạng sóng hoạt động của mạch sử dụng Header Switch Cell..........27
Hình 25. Dạng sóng tín hiệu cơng suất tại Q, Qb và cơng suất trung bình
mạch sử dụng Footer Switch Cell...................................................................28
Hình 26. Sơ đồ mạch sử dụng Footer Switch Cell..........................................29
Hình 27. Dạng sóng hoạt động của mạch sử dụng Footer Switch Cell...........29
Hình 28. Dạng sóng tín hiệu cơng suất tại Q, Qb và cơng suất trung bình
mạch sử dụng Footer Switch Cell...................................................................30
Hình 29. Sơ đồ mạch sử dụng cả Header và Footer Switch Cell....................31
Hình 30. Dạng sóng mạch sử dụng cả Header và Footer Switch Cell............32
Hình 31. Dạng sóng tín hiệu cơng suất tại Q, Qb và cơng suất trung bình
mạch sử dụng cả Header và Footer Switch Cell.............................................33


Chương 1

TỔNG QUAN
1.1. Đặt vấn đề
Hiện tại, mức tiêu thụ năng lượng trong mạch kỹ thuật số là một thông
số thiết kế chính cho các sản phẩm di động mới nổi. Nguyên nhân chính của
sự tiêu hao năng lượng trong chế độ không hoạt động. Với nhu cầu ngày càng
tăng đối với các thiết bị di động, mức tiêu thụ năng lượng rị rỉ thậm chí cịn
được chú ý nhiều hơn. Do thiết bị di động dành phần lớn thời gian ở chế độ
chờ, tiết kiệm năng lượng rò rỉ cịn có tác dụng kéo dài tuổi thọ của pin. Đó là
lý do tại sao giảm tiêu thụ, rị rỉ năng lượng đã trở thành một yếu tố quan
trọng trong thiết kế mạch CMOS.

1.2. Mục tiêu
Mục tiêu của bài báo cáo này là tìm hiểu về cơng nghệ tiết kiệm năng
lượng trong thiết kế mạch VLSI. Tìm hiểu cấu tạo các mơ hình, cách thức
hoạt động và hiệu quả hoạt động khi áp dụng công nghệ này.

1.3. Nội dung và bố cục
Nội dung và bố cục gồm các phần sau:
 Chương 1: Tổng quan
Giới thiệu về công nghệ Power gating trong thiết kế mạch
 Chương 2: Cơ sở lý thuyết
Mô tả các khối chức năng và các thông số thiết kế cần quan tâm
 Chương 3: Cấu tạo và hoạt động
Mô tả cấu tạo chung và cách thức hoạt động
 Chương 4: Ứng dụng mẫu và đánh giá
Mơ hình mẫu thử nghiệm hiệu quả của Power gating
 Chương 5: Tổng kết và hướng phát triển
Tổng kết nội dung và hướng phát triển


Chương 2

CƠ SỞ LÝ THUYẾT
2.1. Khái niệm về Power Gating.
Power Gating là một kỹ thuật được sử dụng trong thiết kế mạch tích
hợp để giảm mức tiêu thụ điện năng, giảm điện năng rò rỉ, bằng cách tắt dòng
điện tới các khối của mạch khơng được sử dụng. Ngồi việc giảm điện năng
dự phòng hoặc rò rỉ, cổng nguồn còn có lợi ích là cho phép thử nghiệm Iddq.
Trong PG, mạch điện tử được chia thành nhiều khối khác nhau (các cell), mỗi
khối lại có vai trị khác nhau trong hoạt động của mạch nên ở cùng một thời
điểm, sẽ có khối hoạt động và khối khơng hoạt động. Do đó khối mạch khơng
được sử dụng tạm thời bị tắt để giảm cơng suất rị rỉ tổng thể của chip. Thời
gian tắt tạm thời này cũng có thể được gọi là "chế độ năng lượng thấp" hoặc
"chế độ không hoạt động". Khi các khối mạch được yêu cầu hoạt động một
lần nữa, chúng được kích hoạt ở "chế độ hoạt động". Hai chế độ này được

chuyển đổi vào thời điểm thích hợp và theo cách phù hợp để tối đa hóa hiệu
suất năng lượng đồng thời giảm thiểu tác động đến hiệu suất. Do đó, mục tiêu
của power gating là giảm thiểu năng lượng rò rỉ bằng cách tạm thời cắt nguồn
điện cho các khối chọn lọc không cần thiết trong chế độ đó.
Để thực hiện việc tắt mở nguồn cho các khối trong mạch, thưởng sử
dụng các cách sau:
 Phần mềm – sử dụng phần mềm trình điều khiển
 Phần cứng – sử dụng bộ hẹn giờ phần cứng
 Sử dụng bộ điều khiển cổng nguồn chuyên dụng trong thiết kế

2.2. Rò rỉ điện trong CMOS
Hầu hết các mạch logic CMOS thường là sự kết hợp của bóng bán dẫn
kênh P (mạng kéo lên) và bóng bán dẫn kênh N (mạng kéo xuống). Mạch
CMOS tiếp tục tiêu hao năng lượng khi khơng có bất kỳ hoạt động chuyển
mạch nào do dịng rị chạy từ VDD xuống đất. Mơ hình thiết kế được mơ
phỏng như hình 1.


Hình 1. Rị rỉ trong mạch CMOS cơ bản
Một giải pháp đơn giản trong tình huống như vậy là ngắt kết nối đường
dẫn đến các cực nguồn và tiếp đất. Điều này có thể được thực hiện bằng cách
thêm một mạch định nguồn có thể ngắt đường dẫn khi mạch ở chế độ khơng
hoạt động.
Một ví dụ đơn giản về mạch CMOS với cổng nguồn được hiển thị trong
Hình 2. Ở đây, các bóng bán dẫn ngủ cịn được gọi là tế bào chuyển mạch,
được điều khiển bởi tín hiệu SLEEP được sử dụng cho chế độ hoạt động tích
cực hoặc không hoạt động.
 Khi SLEEP = TẮT (0) => Cả bóng bán dẫn ngủ PMOS & NMOS
đều được bật.
Các mạng pull-up và pull-down lần lượt được kết nối với nguồn ảo &

nối đất và mạch hoạt động ở chế độ bình thường
 Khi SLEEP = BẬT (1) => Bóng bán dẫn ngủ PMOS & NMOS tắt.
Đường dẫn trực tiếp từ VDD đến GND bị ngắt kết nối, do đó giảm điện
năng rò rỉ.


Hình 2. Power gating trong CMOS

2.3. Power gating có các dụng như thế nào trong thiết kế mạch
ngày nay.
 Phần lớn các thiết bị trên thị trường hiện nay có yêu cầu tản nhiệt thấp,
cho dù đó là thiết bị chạy bằng pin hay thiết bị nhạy cảm với tản nhiệt.
 Ở các công nghệ cũ trước đây, công suất tiêu tán động từng khá cao so
với cơng suất rị rỉ, nhưng ở các công nghệ gần đây, công suất rò rỉ
dưới ngưỡng đang trở nên khá tương đương với tiêu hao cơng suất
động. Do đó, tập trung vào việc giảm cơng suất rị rỉ trong thiết kế cũng
quan trọng như giảm công suất động.
 Việc giảm điện áp cung cấp cho toàn bộ thiết kế hoặc một số hệ thống
con giúp tiết kiệm điện năng động, trong khi điện năng rị rỉ có thể
giảm đáng kể bằng cách tắt nguồn điện cung cấp cho các bộ phận
không hoạt động của thiết kế.
 Power gating rất hiệu quả trong việc giảm điện năng rị rỉ trong thiết kế
và nó đang trở nên phổ biến trong các thiết bị di động.
 Từ khi ta tích hợp rất nhiều chức năng trong Hệ thống trên Chip hiện
đại(SoC), nên có khả năng rất cao là một số khối chức năng này không


hoạt động trong thời gian dài trong quá trình vận hành. Điều này cung
cấp rất nhiều cơ hội cho thiết kế kiểm soát năng lượng.
Mặc dù định mức điện năng là kỹ thuật chính để giảm rị rỉ điện năng

cho các bộ phận không hoạt động của thiết kế, nhưng nó có thể được kết hợp
với các kỹ thuật duy trì trạng thái và điều chỉnh tỷ lệ điện áp dự phòng để cải
thiện năng lượng và độ trễ tăng tốc.

2.4. Cổng chuyển mạch
Các bóng bán dẫn ngủ cịn được gọi là tế bào chuyển mạch, có thể được
chia thành hai loại:
Tế bào chuyển mạch tiêu đề: Công tắc tiêu đề được làm bằng các bóng
bán dẫn PMOS để chuyển các đường ray VDD. Với cùng kích thước, bóng
bán dẫn PMOS thường ít rị rỉ hơn bóng bán dẫn NMOS. Tuy nhiên, nhược
điểm ở đây là công tắc đầu trang thường chiếm nhiều diện tích hơn cơng tắc
chân trang vì bóng bán dẫn PMOS có dịng truyền động thấp hơn so với bóng
bán dẫn NMOS có cùng kích thước. Mơ hình thiết kế được mơ phỏng như
hình 3.

Hình 3. Cơng tắc chuyển mạch tiêu đề


Tế bào chuyển mạch chân trang: Công tắc chân trang được làm bằng
các bóng bán dẫn NMOS để chuyển tiếp xuống VSS. Các ơ chuyển đổi chân
trang có đầu ra ổ đĩa cao và do đó chúng có thể được triển khai ở các khu vực
nhỏ hơn so với các ô chuyển đổi tiêu đề. Tuy nhiên, bóng bán dẫn NMOS rị
rỉ hơn so với PMOS và nó tạo ra độ nhạy cao hơn đối với nhiễu trên mặt đất
ảo trong thiết kế. Mơ hình thiết kế được mơ phỏng như hình 4.

Hình 4. Cơng tắc chuyển mạch chân trang
Những thiết kế tế bào chuyển đổi yêu cầu kích thước rất cẩn thận.
Trong chế độ hoạt động, chúng nên thêm độ trễ tối thiểu vào mạch và chúng
phải có mức rò rỉ thấp trong chế độ ngủ.
Trong các thiết kế thực tế, một tế bào chuyển đổi duy nhất không đủ để

cung cấp năng lượng cho tồn bộ logic. Vì vậy, một mạng lưới các tế bào
chuyển mạch được sử dụng để đạt được thời gian tăng tốc điện áp thấp và
tránh các sự cố liên quan đến IR-drop.
Trong một thiết kế, bất kỳ ô nào trong các ô đầu trang hoặc ơ chân
trang đều có thể được sử dụng để tạo cổng nguồn. Ngồi ra, cũng có thể triển
khai kết hợp các ô đầu trang và chân trang cho cùng một mục.
Việc điều khiển mạng di động chuyển mạch được tạo ra bởi khối điều
khiển cổng nguồn trong thiết kế.


2.5. Khối cách ly (Isolation cell)
Các ô cách ly được sử dụng để cách ly miền logic kiểm soát nguồn khỏi
miền logic luôn bật. Các tế bào này về cơ bản hoạt động như một bộ đệm với
tín hiệu điều khiển. Khi tín hiệu điều khiển được bật, ơ hoạt động như một bộ
đệm và khi nó bị tắt, ơ sẽ cung cấp logic không đổi 0 hoặc 1 ở đầu ra.
Bất cứ khi nào một logic được kiểm soát cơng suất, các tín hiệu đầu ra
từ khối kiểm sốt cần được điều khiển. Ngay khi nguồn được kiểm soát, tín
hiệu đầu ra sẽ bắt đầu nổi đến các giá trị không xác định. Bây giờ, hãy xem
xét một kịch bản trong đó các tín hiệu này có thể đang điều khiển một số ô
trong miền luôn bật. Các ô như vậy sẽ cho đầu ra khơng chính xác nếu chúng
nhận các giá trị không xác định hoặc thả nổi làm đầu vào. Các tín hiệu này có
thể được cách ly bằng cách gán logic 0 hoặc logic 1. Thông thường, các giá trị
tĩnh này (giá trị đặt lại hoặc giá trị trạng thái tắt) là đủ để tiếp tục hoạt động
bình thường của các ơ miền ln bật. Đây là nơi các tế bào Cách ly được sử
dụng.
Tín hiệu điều khiển cách ly được điều khiển bởi bộ điều khiển cổng
nguồn. Thông thường, một logic OR hoặc AND đơn giản có thể phục vụ mục
đích cách ly đầu ra. Một ví dụ về ơ cách ly sử dụng cổng AND được hiển thị
trong Hình 5.

Hình 5. Cách ly tín hiệu bằng cổng AND


Ở đây, nếu:
 EN = 1, cổng AND hoạt động như một bộ đệm cho tín hiệu đầu vào
 EN = 0, cổng AND kẹp đầu ra ở mức logic 0.
Các ơ cách ly có độ phức tạp bổ sung ở chỗ chúng có hai miền nguồn,
miền kiểm sốt nguồn và miền luôn bật. Để cho phép khai thác nguồn điện từ
pg-grid trong cả hai miền, các ô này được đặt gần ranh giới của hai miền vật
lý hơn.

2.6. Các thông số, yếu tố ảnh hưởng đến thiết kế PG
Các thơng số cần quan tâm gồm: kích thước cổng nguồn, tỉ lệ xoay
kiểm soát cổng nguồn, điện dung chuyển mạch đồng thời, rò rỉ cổng điện, các
lỗi thiết kế và lỗi định tuyến quá mức.
 Kích thước cổng nguồn
Kích thước cổng nguồn phải được chọn để xử lý lượng dòng điện
chuyển đổi tại bất kỳ thời điểm nào. Cổng phải lớn hơn sao cho khơng có sự
sụt giảm điện áp (IR) ở cổng. Sử dụng gấp 3 lần điện dung chuyển mạch cho
kích thước cổng theo quy tắc ngón tay cái.
Nhà thiết kế cũng có thể chọn giữa cổng đầu trang (P-MOS) hoặc chân
trang (N-MOS). Thông thường các cổng chân trang có xu hướng nhỏ hơn về
diện tích cho cùng một dịng chuyển mạch. Các cơng cụ phân tích cơng suất
động có thể đo chính xác dịng chuyển mạch và cũng dự đốn kích thước cho
cổng nguồn
 Tỉ lệ xoay kiểm sốt cổng nguồn
Trong power gating, đây là một thơng số quan trọng quyết định hiệu
quả của power gating. Khi tốc độ xoay lớn, sẽ mất nhiều thời gian hơn để tắt
và bật mạch và do đó có thể ảnh hưởng đến hiệu suất của cổng nguồn. Tốc độ
xoay được điều khiển thơng qua đệm tín hiệu điều khiển cổng.

 Điện dung chuyển mạch đồng thời
Số lượng mạch có thể được chuyển đổi đồng thời mà khơng ảnh hưởng
đến tính toàn vẹn của mạng điện. Nếu một lượng lớn mạch điện được chuyển


đổi đồng thời, thì "dịng điện tăng vọt" có thể ảnh hưởng đến tính tồn vẹn
của mạng điện. Mạch cần được chuyển đổi theo từng giai đoạn để ngăn chặn
điều này.
 Rị rỉ cổng điện
Vì các cổng nguồn được làm bằng các bóng bán dẫn hoạt động, rị rỉ là
một yếu tố quan trọng cần xem xét để tiết kiệm điện tối đa.
 Lỗi thiết kế khu vực mạch
Việc thêm các bóng bán dẫn điều khiển bật tắt khối làm tăng diện tích
của mạch, do đó phải tối ưu thiết kế để mạch được nhỏ gọn nhất có thể mà
vẫn giữ được hiệu năng tốt. Tăng quá 10% diện tích khi thêm cổng điều khiển
sẽ khiến cho sản phầm tạo ra kém cạnh tranh thậm chí là thất bại.
 Ước lượng q định tuyến.
Định tuyến là cơng việc mơ hình hóa các cổng điều khiển trên mạch,
cũng giống như việc thêm cổng làm tăng diện tích, định tuyến khơng kiểm
sốt sẽ làm tắc ghẽn mạch khi mà thiết kế mạch ngày nay ngày càng nhỏ dần
đi, nhồi nhét quá nhiều cổng vào từng khối hoạt động bên trong sẽ ảnh hưởng
đến hoạt động của mạch.
Các yếu tố ảnh hưởng đến thiết kế mạng chuyển mạch nguồn: Rush
Current, Leakage Current, IR-drop, Ramp Up Time.
Rush Current: Dòng điện đột ngột là dòng điện được rút ra bởi mạch
trong quá trình bật nguồn ban đầu. Khi một tải điện được cấp nguồn, ban đầu
nó sẽ hút một dịng điện rất lớn để sạc các tụ điện bên trong của nó. Dịng
điện này gấp nhiều lần dịng điện trung bình mà thành phần điện tiêu thụ
trong q trình hoạt động bình thường của nó. Đối với bất kỳ thành phần điện
nào cũng có giới hạn về dịng điện mà thành phần đó có thể chịu được. Trong

silicon, miền nguồn giống như tải điện đối với mạng công tắc nguồn. Khi một
miền nguồn được cấp nguồn sau khi tắt, tất cả các tụ điện trong miền nguồn
bắt đầu sạc. Vì tất cả các tụ điện bắt đầu tích điện đồng thời nên lượng điện
tích được rút ra là rất lớn gây ra dòng điện đột ngột. Dịng điện gấp rút này có
thể làm hỏng mạng cơng tắc nguồn. Do đó, chúng ta cần thiết kế cẩn thận