đồ án : FPGA và ứng dụng cho 3G-WCDMA

Đồ án tốt nghiệp Mục lục
Mục lục
Mục lục i
Thuật ngữ viết tắt iii
Danh mục hình vẽ vi
Danh mục bảng biểu viii
Lời nói đầu 1
CHƯƠNG 1: Tổng quan về FPGA 3
1.1. Mở đầu 3
1.2. Tổng quan về FPGA 3
1.3. Xilinx FPGAs 5
1.3.1 Virtex-II CLB 6
1.3.2 Virtex-II IOB 8
1.3.3 Virtex-II Clock Tiles 9
1.3.4. VirtexII Pro 10
1.4. VTsim 11
1.5. Các công trình liên quan tới VTsim: JHDL, JBits, JHDLBits và ADB 12
1.5.1 JHDL 13
1.5.2 Cơ bản về JBits và ADB 13
1.5.3 JHDLBits 14
1.6. Những cải tiến JHDLBits và JBits 15
1.7. Kết luận 17
CHƯƠNG 2: Ứng dụng FPGA trong tính toán ô 18
2.1. Mở đầu 18
2.2 Thiết kế mức cao tổng quát 18
2.3. MULTIPLE 21
2.4. SINGLE 23
2.5. BOOTH 25
2.6. BIT 28
2.8. Kết luận 30
CHƯƠNG 3: Ứng dụng FPGA trong 3G: W-CDMA 31

3.1. Mở đầu 31
3.2. Ứng dụng FPGA cho trạm gốc 3G-UMTS 31
3.2.1. Tại sao lại lựa chọn FPGA 31
3.2.1.1 Giảm rủi ro thiết kế 31
3.2.1.2. Đáp ứng yêu cầu phát triển của BTS 31
3.2.2. Hạn chế của DSP ban đầu 32
3.2.2.1 Thiết bị DSP ban đầu 32
3.2.2.2. Các ưu điểm về hiệu năng của FPGA 33
3.2.3. Các tính năng chính của FPGA trong 3G 33
3.2.3.1. Tốc độ xử lý tín hiệu cao 34
3.2.3.2 Kiểm tra lỗi đường truyền (FEC) 34
3.2.3.3. Chức năng bắc cầu và điều khiển 34
3.2.3.4. Các giao diện thích ứng với các chuẩn mạng khác nhau 34
3.2.4. Máy thu phát 3G 35
3.2.4.1. Máy thu – phát 35
3.2.4.2 Máy thu Rake 36
3.2.5. Sơ đồ MUD 36
Lê Đức Thuận
i
Đồ án tốt nghiệp Mục lục
3.2.6.1 Cơ sở 37
3.2.6.2 Kiến trúc VLSI nhằm tới FPGA 41
3.2.6.3 Phương thức thực hiện 46
3.2.6.4. Kết quả 47
3.2.6. Phân vùng hệ thống 50
3.2.6.1. Phân vùng Mip cao 50
3.2.6.2. Phân vùng Mip thấp 50
3.2.6.3. Phân vùng quản lý hệ thống 51
3.2.7. Mô hình FPGA với 64 kênh AMR 51
3.3. Ứng dụng FPGA cho mã Turbo 52

3.3.1. Bộ mã hóa TCC 52
3.3.1.1. Các tính năng 52
3.3.1.2. Ứng dụng 52
3.3.1.3 Mô tả tổng quan 52
3.3.1.4. Hoạt động đa kênh 59
3.3.2. Bộ giải mã TCC 67
3.3.2.1. Giới thiệu: 67
3.3.2.2. Đặc tính: 67
3.3.2.3. Ứng dụng 68
3.3.2.4. Mô tả chung 68
3.4. Kết luận 84
Kết luận 85
Tài liệu tham khảo 87
Phụ lục 88
1.Truyền nhiệt trong một ma trận với phần tử nhúng 88
2.Liên hệ giữa Matlab và FPGA 92
2.1. Tích hợp thuật toán Matlab vào trong thiết kế FPGA 92
2.2. Matlab một môi trường phát triển cho thiết kế FPGA 98
Lê Đức Thuận
ii
Đồ án tốt nghiệp Thuật ngữ viết tắt
Thuật ngữ viết tắt
A
ASIC Application Specific Intergrated
Circuit
Vi mạch tích hợp ứng dụng
API Application Programming Interface Giao diện lập trình ứng dụng
AHB Advanced High- Performance Bus Bus hiệu năng cao tăng cường
AMR Adaptive Multi Rate Bộ thích ứng đa tốc độ
ADB Alternate Wire Database Cơ sở dữ liệu dây thay thế

B
BLER Block Error Rate Tỷ lệ lỗi khối
BTS Base Transceiver Station Trạm phát gốc
C
CDMA Code Device Multiplex Access Đa truy nhập phân chia theo mã
CLB Configurable Logic Block Khối logic khả cấu hình
CM Core Module Modun lõi
D
DCI Digitally Controlled Impedance Trở kháng điều khiển kỹ thuật số
DCM Digital Clock Manager Bộ quản lý clock kỹ thuật số
DDR Dual Data Rate Công nghệ lưu dữ liệu kép
DSP Digital Signal Processing Xử lý tín hiệu số
F
FPGA Field Programmable Gate Array Vi mạch mảng phần tử logic khả trình
FSM
Finite State Machine
Thiết bị trạng thái hạn chế
FEC Forward Error Correction Gửi bản tin tự sửa lỗi
Lê Đức Thuận
iii
Đồ án tốt nghiệp Thuật ngữ viết tắt
G
GUI Graphical User Interface Giao diện đồ họa người dùng
H
HDL Hardware Description Languages Ngôn ngữ mô tả phần cứng
I
ISI Inter Symbols Interference Nhiễu xuyên ký tự
ITU International Telecommunication
Union
Tổ chức viễn thông toàn cầu

IOB Input/Output Block Khối vào ra
J
JHDL Java Hardware Desription language Ngôn ngữ mô tả phần cứng trên nền
Java
L
LUT Look Up Table Bảng dò tìm
LE Logical Element Phần tử logic
LM Logic Module Modun logic
M
MIMO Multi Input Multi Output Nhiều đầu vào nhiều đầu ra
MMSE Minimum-Mean-Square-Error Lỗi trung bình quân phương tối thiểu
MAI Multi-Access Interferences Nhiễu đa truy nhập
MUD Multi User Detection Bộ dò đa người dùng
O
OVSF Orthogonal Variable Spreading Factor Hệ số trải phổ khả biến trực giao
R
RTL Register Transfer Level Mức chuyển đổi thanh ghi
Lê Đức Thuận
iv
Đồ án tốt nghiệp Thuật ngữ viết tắt
RTR Run Time Reconfiguration Đặt lại cấu hình thực
RAM Random Access Memory Bộ nhớ truy cập ngẫu nhiên
ROM Read Only Memory Bộ nhớ chỉ đọc
S
SEU Single Event Upset Nhiễu biến cố đơn
P
PE Processing Elements Thành phần xử lý
PLD Programmable Logic Device Thiết bị logic khả lập trình
X
XHWIF The Xilinx Hardware Interface Giao diện phần cứng Xilinx

U
UMTS Universal Mobile Telecommunications
Service
Dịch vụ viễn thông di động toàn cầu
W

WCDMA
Wideband Code Division Multiple
Access
Đa truy nhập phân chia theo mã băng
rộng
3GPP Third Generation Partnership Project Dự án hợp tác 3G
Lê Đức Thuận
v
Đồ án tốt nghiệp Danh Mục hình vẽ
Danh mục hình vẽ
Hình 1.1: Bốn lĩnh vực thiết kế chính của FPGA 3
Hình 1.2: Kết cấu bên trong FPGA 4
Hình 1.3: Sơ đồ tile Virtex-II FPGA 6
Hình 1.4: Bố trí chức năng của LE 7
Hình 1.5: Các vùng I/O đối với gói nối dây (trái) và flip-chip (phải) 9
Hình 1.6: Cấu hình bộ đệm clock toàn cục 9
Hình 1.7: Cấu tạo của JHDL 13
Hình 1.8: Dòng thiết kế JHDLBits 14
Hình 1.9: Quá trình xác nhận dòng bits 17
Hình 2.10: Thuật toán thực thi FPGA 19
Hình 2.11: Cấu trúc FPGA mức cao 20
Hình 2.12: Cấu trúc hàng ô 21
Hình 2.13: Luồng nóng tính toán, công thức cho kiến trúc MULTIPLE 22
Hình 2.14: Các bộ nhân nguyên được canh chỉnh 23

Hình 2.15: Cấu trúc ô cho kiến trúc MULTIPLE 23
Hình 2.16: Các phép toán luồng nóng phân vùng cho kiến trúc SINGLE 24
Hình 2.17: Các cấu trúc của bộ điều khiển và ô cho kiến trúc SINGLE 25
Hình 2.18: Phần cứng cho thuật toán Booth 26
Hình 2.19: Thuật toán Booth cho bộ nhân bù hai 26
Hình 2.20: Các phép tính luồng nóng cho kiến trúc BOOTH 27
Hình 2.21: Cấu trúc ô và bộ điều khiển cho kiến trúc BOOTH 28
Hình 2.22: Tuyến đầu tiên của kiến trúc BIT cho tính toán luồng nóng 29
Hình 2.23: Cấu trúc ô và bộ điều khiển cho kiến trúc BIT 30
Hình 3.24: Sự phức tạp của thiết bị và quá trình phát triển của FPGA 32
Hình 3.25: Bản thiết kế DSP ban đầu 32
Hình 3.26: Khối thực thi FPGA 33
Hình 3.27: Sơ đồ máy phát 3G 35
Hình 3.28: Sơ đồ máy thu 3G 35
Hình 3.29: Mô hình máy thu Rake 36
Hình 3.30: Sơ đồ khối bộ dò đa người dùng (CF-MUD) 37
Hình 3.31: Nguyên lý của khối lấy dấu (a) và khối tách sóng cho k người dùng (b).
40
Hình 3.32: Ước tính hiệu năng của phương pháp MUD 41
Hình 3.33: Kiến trúc phần cứng đơn giản hoá của CF-MUD 42
Hình 3.34: Ánh xạ CF-MUD lên phần tử xử lý và bộ nhớ trong 44
Hình 3.35: Tiến trình xử lý pipeline trong tiến trình xử lý lấy dấu 47
Hình 3.36: Chiến lược đường ống (pipeline) trong tiến trình xử lý tách 48
Hình 3.37: Mô hình FPGA với 64 kênh AMR 51
Hình 3.38: Các cổng vào ra bộ mã hóa TCC 53
Hình 3.39: Cấu trúc bên trongbộ mã hóa TCC 54
Hình 3.40: Cấu trúc TCC RSC 54
Hình 3.41: Thông lượng bộ đệm kép 60
Hình 3.42: Định thời đầu vào 61
Lê Đức Thuận

vi
Đồ án tốt nghiệp Danh Mục hình vẽ
Hình 3.43: Định thời đầu ra (Bits đuôi) 63
Hình 3.44: Định thời đầu ra ( Không bit đuôi) 63
Hình 3.45: Tùy chọn địa chỉ tổng quát bên ngoài 65
Hình 3.46: Tùy chọn RAM bên ngoài 65
Hình 3.47: Các chân vào-ra của bộ giải mã TCC 70
Hình 3.48: Ví dụ về cấu tạo cổng DIN 73
Hình 3.49: Minh họa của biến động nhiễu chống lại Eb/No cho tỷ lệ khác nhau 77
Hình 3.50: Khởi đầu của định thời đầu vào 78
Hình 3.51: Kết thúc của định thời đầu vào 78
Hình 3.52: Định thời đầu ra 78
Hình 3.53: So sánh sự khác nhau giữa các Block Size và 5 intertion 81
Hình 3.54: Sự tăng dần của Iteration cho 2 Block Sizes 81
Hình 3.55: Sử dụng Fast Termination với Fixed Block Size và các số khác của
Iteration 82
Hình 3.56: Số trung bình của các thao tác SISO trong hoạt động của mỗi máy giải
mã 82
Lê Đức Thuận
vii
Đồ án tốt nghiệp Danh Mục bảng biểu
Danh mục bảng biểu
Bảng 1.1: Kích cỡ và loại SelectRAM 7
Bảng 3.2: Số người dùng hoạt động cùng lúc tối đa có thể phân biệt được 48
Bảng 3.3: Tỷ lệ sử dụng phần cứng (%) tương ứng với số người dùng tối đa 49
Bảng 3.4: Các cổng I/O, cấu hình cơ bản 55
Bảng 3.5: Các cổng I/O cho tuỳ chọn bộ tạo địa chỉ ngoài 64
Bảng 3.6: Các cổng I/O cho tùy chọn RAM bên ngoài 66
Bảng 3.7: Sử dụng tài nguyên và hiệu suất 67
Bảng 3.8: Tín hiệu các chân 70

Bảng 3.9: Các nhu cầu tài nguyên và hiệu năng không có các cổng virtex-5 79
Bảng 3.10: Các nhu cầu tài nguyên và hiệu năng – các cổng virtex-5 79
Bảng 3.11: Góc trễ giải mã Turbo 83
Bảng 3.12: Thông lượng bộ giải mã Turbo (Mbits/s) 83
Lê Đức Thuận
viii
Đồ án tốt nghiệp Lời nói đầu
Lời nói đầu
Sự thành công của công nghệ kỹ thuật mới phụ thuộc rất nhiều vào khả năng tích hợp,
hội tụ của các giải thuật, các thuật toán đã được nghiên cứu cho các vi mạch vào thực tế.
Các hệ thống ngày càng tiến đến xu hướng hội tụ lại và trở nên mềm dẻo hơn, dễ dàng cấu
hình cũng như khả năng phối kết hợp với các hệ thống khác.
Trong những năm gần đây đòi hỏi về sử dụng các dịch vụ di động tốc độ cao, băng
thông lớn đang ngày càng tăng. Yêu cầu về tốc độ dữ liệu cao dẫn tới lớp vật lý trở nên
phức tạp hơn. Đã có rất nhiều mô hình được nghiên cứu và đưa và sử dụng thực tế như là
MIMO, quá trình xử lý tín hiệu số tiên tiến, các mô hình sửa lỗi trước tiên tiến (FEC)…
Rất nhiều chuẩn như là WCDMA (HSDPA), CDMA2000(1xEV-DO), Wi-MAX đã tích
hợp các mô hình này. Cùng với đó các thuật toán phức tạp cũng được đề nghị để cải tiến
hiệu năng của máy phát – thu. Mặc dù rất nhiều thuật toán đã được đề nghị nhưng không
phải thuật toán nào cũng được đưa vào sử dụng trong thực tế do độ phức tạp của thuật
toán và hạn chế về công nghệ. Hơn nữa, đối với các thiết bị di động thì các thuật toán này
phải có khả năng trong việc sử dụng tài nguyên, gọn nhẹ và tiêu thụ ít năng lượng.
FPGA cho phép cấu hình lại để thay đổi chức năng logic. Khả năng này cho phép nhà
thiết kế có thể thoải mái phát triển, dễ dàng thay đổi chức năng phần cứng giống như đang
thực hiện trên phần mềm.Thậm chí FPGA còn có thể tự động cấu hình để thực hiện các
chức năng khác nhau trong những khoảng thời gian khác nhau. Phù hợp cho việc triển
khai các thiết bị vô tuyến thông minh (Cognitive Radio System - CRS), vô tuyến định
nghĩa bằng phân mềm (Software – Defined Radio - SDR). Khả năng cho phép cấu hình
lại chức năng logic có thể ứng dụng trong nhiều kiểu hệ thống để cài đặt hệ thống tự khắc
phục lỗi, tạo hệ thống có thể được cấu hình cho nhiều môi trường hoạt động, hoặc cài đặt

thành phần cứng đa mục đích cho các ứng dụng khác nhau. Hơn nữa, sử dụng FPGA có
thể dễ thiết kế và kiểm tra phần cứng cũng như khả năng nhanh chóng tung sản phẩm ra
thị trường.
Với những ưu thế của FPGA nó cho thấy lựa chọn FPGA là một tất yếu vào thời điểm
hiện nay để đáp ứng các yêu cầu về thiết bị, làm cho khả năng triển khai các thuật toán
cũng như giải thuật mới được đưa vào thực tế.
Nhận thức được những vấn đề trên, cùng với sự định hướng của thầy giáo KS. Nguyễn
Viết Đảm em đã lựa chọn đề tài nghiên cứu của mình là
“FPGA và ứng dụng cho 3G-WCDMA”
Theo đó, đồ án được tổ chức và trình bày trong ba chương
Lê Đức Thuận
1
Đồ án tốt nghiệp Lời nói đầu
Chương 1: Tổng quan về FPGA
Trình bày chung về FPGA, Xilinx FPGAs, các cải tiến của JBits, các công trình trước
đây và hiện nay có liên quan tới VTsim, các công cụ ảnh hưởng tới VTsim.
Chương 2: Ứng dụng FPGA trong tính toán ô
Mô tả bốn kiến trúc tính toán ô thực hiện cho việc nghiên cứu, trình bày phần cứng
FPGA mức cao dùng cho mỗi từng kiến trúc để thuận tiện tương tác với hệ thống phân
loại dựa trên cách tính toán của mỗi kiến trúc. Bốn kiến trúc MULTIPLE, SINGLE,
BOOTH, và BIT được phân biệt dựa vào cách mà chúng tính toán giải quyết bằng các cấp
độ tương đương và bằng cách thực hiện các phép tính số học khác nhau. Phần cứng được
thiết kế cụ thể cho từng vấn đề, bởi vậy mỗi kiến trúc bao gồm các khối số học rất nhỏ
yêu cầu để tính toán vấn đề. Do đó, mỗi khối số học được dùng chỉ trong mỗi xung đồng
hồ. Tính logic yêu cầu cho tương tác hệ thống được giảm nhỏ nhất để lưu trữ nhiều vùng
chíp có thể cho tính toán ô.
Chương 3: Ứng dụng FPGA trong 3G W-CDMA
Trình bày một số lý do tại sao sử dụng FPGA cho trạm gốc, một số tính năng chính của
FPGA ứng dụng trong trạm gốc 3G, sơ đồ máy thu - phát, sơ đồ MUD, trình bày về hoạt
động của các mạch thực tế cho việc mã hóa và giải mã Turbo.

Được sự quan tâm giúp đỡ chỉ bảo tận tình trong nghiên cứu và cung cấp tài liệu của
thầy giáo KS. Nguyễn Viết Đảm và ý kiến đóng góp của các thầy cô giáo trong bộ môn
vô tuyến cùng với sự cố gắng, nỗ lực của bản thân đồ án được hoàn thành với nội dung
được giao ở mức độ và phạm vi nhất định. Tuy nhiên do trình độ và thời gian có hạn, đồ
án chắc chắn không tránh khỏi những sai sót, kính mong các thầy cô giáo và các bạn sinh
viên chỉ bảo đóng góp ý kiến chỉnh sửa và định hướng nội dung cho hướng phát triển tiếp
theo.
Em xin chân thành cảm ơn thầy giáo KS. Nguyễn Viết Đảm đã tận tình giúp đỡ trong
thời gian học tập và làm đồ án tốt nghiệp.
Hà Nội, ngày… tháng… năm 2008
Người làm đồ án
SV. Lê Đức Thuận
Lê Đức Thuận
2
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
CHƯƠNG 1: Tổng quan về FPGA
1.1. Mở đầu
Để đi đến việc trình bày ứng dụng FPGA trong thông tin vô tuyến cũng như 3G, cần
có cái nhìn tổng quan về FPGA, các ưu việt của nó cũng như khả năng ứng dụng của
FPGA. Muốn vậy, chương sẽ được tổ chức trình bày như sau:
• Tổng quan về FPGA.
• Xilinx FPGAs.
• VTsim.
• Các công trình liên quan tới VTsim: JHDL, JBits, JHDLBits và ADB.
• Những cải tiến JHDLBits và Jbits.
1.2. Tổng quan về FPGA
FPGAs xuất hiện lần đầu tiên vào giữa những năm 1980 nhằm mục đích thay thế
cho các mạch logic đa chip bằng giải pháp tự tái cấu hình đơn. FPGAs đã có những
phát triển mạnh, vượt lên trên vai trò thay thế cho vi mạch logic đa chip. Hiện nay,
các ứng dụng FPGA bao gồm: Xử lý tín hiệu và hình ảnh, tăng tốc đồ hoạ, nhận

dạng/phân tích mục tiêu quân sự, mã hoá, tính toán tái cấu trúc, đồng xử lý bộ nhớ off-
chip. FPGAs được ứng dụng trong bốn lĩnh vực thiết kế chính: Tạo nguyên mẫu
nhanh, mô phỏng, trước đặc chế, và đặc chế hoàn toàn. Hình 1.1 minh hoạ phạm vi
ứng dụng FPGAs chia theo bốn lĩnh vực thiết kế.
Hình 1.1: Bốn lĩnh vực thiết kế chính của FPGA
Lê Đức Thuận
3
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
FPGAs là kết quả của việc kết hợp hai công nghệ khác nhau: Thiết bị logic khả
trình (PLDs) và vi mạch bán dẫn chuyên dụng (ASICs). Một bộ PLD đơn giản bao
gồm một mảng các cổng AND và OR để tạo ra các mạch cơ bản. ASICs là các loại
chip do người dùng tạo ra, thường được sử dụng trong các ứng dụng lớn do chi phí kỹ
thuật không đệ quy (NREs) cao hơn nhiều so với một chu kỳ FPGAs. FPGAs có cấu
tạo bao gồm hàng ngàn cho tới hàng triệu cổng cùng nhiều tổ hợp, khối logic và công
nghệ xử lý khác nhau.
Cấu trúc bên trong của FPGA thường được xây dựng theo dạng tile đối xứng, bao
gồm một mạng lưới các khối chuyển mạch, logic, kênh dây dẫn, khối vào ra. Hình 1.2
minh hoạ một ma trận gồm các khối chuyển mạch (SB), kênh dây dẫn và khối logic.
Khối chuyển mạch trong kết cấu FPGA là bộ phận nối các dây dẫn bên trong với nhau.
Khối chuyển mạch cho phép các đoạn dây ngang chuyển sang các đoạn dây dọc và
ngược lại. Khối chuyển mạch cũng cho phép các đoạn dây ngang kết nối với các dây
ngang khách cũng như dây dọc kết nối với nhau.
Hình 1.2: Kết cấu bên trong FPGA
Kích cỡ và thành phần của một khối logic rất khác nhau, tuỳ theo nhà sản xuất và
nhu cầu thị trường. Ví dụ, FPGAs hướng đến các giải pháp đem lại hiệu quả về chi
Lê Đức Thuận
4
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
phí, thường có các khối logic đơn giản hơn là FPGA dành cho các ứng dụng hiệu năng
cao. Mặc dù thành phần bên trong các khối logic có thể thay đổi theo cấu trúc, nhưng

có hai khối cơ bản bên trong khối logic: Phần tử nhớ và bộ tạo hàm. Phần tử nhớ giúp
cho các nhà thiết kế lưu trữ tạm thời dữ liệu cho đến khi đạt được điều kiện mong đợi.
Bộ tạo hàm có thể đặt cấu hình để tạo hàm bất kỳ cho đến số đầu vào của bộ tạo hàm.
Tuỳ thuộc vào cấu trúc, một số bộ tạo hàm có thể hoạt động ở các chế độ khác nhau
như bộ nhớ truy cập ngẫu nhiên (RAM), bộ nhớ chỉ đọc (ROM), hoặc một số chế độ
phức tạp hơn như thanh ghi thay đổi. FPGAs được đặt cấu hình thông qua một dòng
bits nạp trong thiết bị. Dòng bits là một file tạo ra bởi các nhà sản xuất FPGA, đặt cấu
hình cho các khối chuyển mạch, các khối logic và các mạch logic khác bên trong
FPGA.
FPGAs đã làm thay đổi ranh giới về điện tử kỹ thuật số khi cho phép nhà thiết kế
xây dựng từng mảng. Nhiều nhà thiết kế có thể nhanh chóng kiểm tra và xác nhận
chức năng của mỗi mảng trong hệ thống để bảo đảm chính xác nhiệm vụ của chúng
khi kết hợp với phần còn lại của hệ thống. Trong bối cảnh kỹ thuật thiết lập lại cấu
hình ngày càng được quan tâm nhiều hơn, FPGAs được thừa nhận là giải pháp khả thi
và kinh tế nhất. Cho dù thiết kế có thể đặt cấu hình là ổn định hay linh hoạt thì với
FPGAs, đều có thể thực hiện chu kỳ thiết kế nhanh chóng, linh hoạt, hiệu quả cao.
1.3. Xilinx FPGAs
Xilinx là công ty dẫn đầu trong thị trường FPGA, được thành lập năm 1984, sản
phẩm FPGA đầu tiên của họ được thương mại hoá năm 1985. Hiện nay, Xilinx hướng
cho họ sản phẩm Virtex-II FPGAs đến cấp thiết kế với mật độ và hiệu năng cao. Trong
đồ án này trình bày về mạch logic khả trình, Virtex-II FPGAs là loại FPGAs tiên tiến,
mang đến sự lựa chọn mật độ phong phú nhất trong lĩnh vực này, bao gồm mười một
loại thiết bị từ 40 ngàn đến tám triệu cổng hệ thống .
Virtex-II FPGA đã dành bộ nhân 18 bit x 18 bit, bộ cộng chuỗi bộ cộng nhớ nhanh
và số lượng lên tới 93,184 thanh ghi bên trong. Các thiết bị Virtex-II được phân vào
một ma trận tile đối xứng như đã mô tả trong phần trên. Sáu loại tile chính trong
Virtex-II là: Khối vào/ra (IOBs), Khối logic cho phép đặt cấu hình (CLBs), bộ nhân
phần cứng, SelectRAM khối 18Kbit và Mô-đun clock KTS (DCMs). Hình 1.3 minh
hoạ sơ đồ tile của Virtex-II FPGA.
Mỗi họ Virtex FPGA đều có một tập hợp các sản phẩm có thể lập trình lại lớn, bắt

đầu với phiên bản Virtex đầu tiên được giới thiệu vào năm 1998. Virtex và Virtex-E đã
trở thành sản phẩm đi đầu trong nền công nghiệp lúc đó ngay từ lần đầu giới thiệu.
Lê Đức Thuận
5
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
Hình 1.3: Sơ đồ tile Virtex-II FPGA
1.3.1 Virtex-II CLB
Thành phần cho phép đặt cấu hình chính trong Virtex-II FPGA là CLB. CLBs
chiếm phần lớn các tile trong thiết bị. Mỗi CLB bao gồm bốn slice và hai bộ đệm ba
trạng thái. Mỗi slice, được chia làm hai phần tử logic tương tự (LE), gồm có các thành
phần:
• Hai bộ tạo hàm (F và G).
• Hai phần tử nhớ (có thể đặt cấu hình cho chế độ
flip flop hoặc chốt/latch).
• Mạch logic chuyển (Shift logic).
• Mạch logic chuỗi bộ cộng nhớ nhanh.
• Chuỗi tầng ngang ( cổng OR).
Mỗi LE bao gồm một bộ tạo hàm, một phần tử nhớ, một số mạch logic chuyển,
chuỗi nhớ và chuỗi OR. Hình 1.4 minh hoạ tổng quan chức năng của LE:
Lê Đức Thuận
6
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
Hình 1.4: Bố trí chức năng của LE
Mỗi bộ tạo hàm có thể đặt cấu hình theo bốn cách khác nhau: Bốn bảng dò đầu vào
(LUT), thanh ghi chuyển, SelectRAM phân tán 16 bit, hoặc ROM 16 bit. Trong chế độ
LUT bốn đầu vào, bộ tạo hàm có thể thực thi hàm logic tổ hợp bất kỳ lên tới 4 đầu
vào. Bộ tạo hàm nhân có thể xếp tầng hoặc sử dụng song song để tạo ra các hàm hoặc
kích cỡ đầu vào tuỳ ý. Chế độ thanh ghi chuyển 16 bit có thể sử dụng độc lập với các
bộ tạo hàm khác hoặc xếp tầng cùng nhau để tạo thành các thanh ghi chuyển dài hơn.
Có hai chế độ hoạt động dành cho bộ tạo hàm, hoạt động như một SelectRAM:

SelectRAM đơn cổng và SelectRAM cổng kép. Một SelectRAM cổng đơn chỉ có một
địa chỉ cổng, trong khi SelectRAM cổng kép có một cổng dành cho việc ghi đồng bộ,
một cổng dành cho đọc không đồng bộ. Cổng thứ hai chuyên dùng cho việc đọc không
đồng bộ. Thiết lập cấu hình cổng kép cho phép đọc và ghi đồng thời trên cùng
SelectRAM. Mỗi CLB có thể đặt trong bảy cấu hình SelectRAM khác nhau như trong
bảng 1.1. Chế độ bộ tạo hàm ROM khá giống với chế độ SelectRAM đơn cổng. Một
LUT đơn có thể thực hiện một ROM 16x1 hoặc LUTs bội có thể xếp tầng cùng nhau
để tạo thành một ROM có độ dài tuỳ ý.
Bảng 1.1: Kích cỡ và loại SelectRAM
Loại SelectRAM Cỡ RAM
Đơn cổng 16 x 8 bit
Đơn cổng 32 x 4 bit
Đơn cổng 64 x 2 bit
Đơn cổng 128 x 1 bit
Cổng kép 16 x 4 bit
Cổng kép 32 x 2 bit
Cổng kép 64 x 1 bit
Lê Đức Thuận
7
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
Hai phần tử nhớ trong một slice có thể thiết lập làm một flip flop loại D hoạt động
theo cạnh hoặc chốt nhạy mức. Với mỗi phần tử nhớ, có sáu chế độ hoạt động khác
nhau:
• Set và reset không đồng bộ (preset và clear/đặt
trước và xoá).
• Reset không đồng bộ (xoá).
• Set không đồng bộ (đặt trước).
• Reset đồng bộ.
• Set đồng bộ .
• Không set hoặc reset.

1.3.2 Virtex-II IOB
Khối vào/ra (IOBs) là các tile trong FPGAs, tạo điểm truy cập đến và đi khỏi kết
cấu bên trong của FPGA. IOBs được đặt xung quanh đường bao của kết cấu FPGAs,
xem Hình 2.3, IOBs thường được sử dụng để nối các clock bên ngoài, tuyến dữ liệu
vào/ra, và là bộ dò test trong các ứng dụng sửa lỗi. Mỗi IOB bên trong Virtex-II FPGA
truy cập tới bốn bộ đệm bên ngoài. Hai bộ đệm có thể sử dụng cùng nhau để tạo thành
cặp vi phân, độc lập như là bộ đệm một đầu hoặc trở kháng điều khiển kỹ thuật số
(DCI). Virtex-II FPGA có một số chuẩn I/O khác nhau: Hai mươi lăm chế độ I/O một
đầu, tám chế độ tín hiệu vi phân và hai mươi sáu chế độ DCI.
Ở bên trong, một IOB bao gồm sáu phần tử nhớ và một số bộ nhân để đặt cấu hình
vào/ra tối đa. Các phần tử nhớ bên trong IOBs có chức năng tương tự như các phần tử
nhớ trong CLB. Có ba đường dẫn riêng trong IOB: Một dành cho đầu vào, một cho
đầu ra và có khả năng đặt đầu ra hoạt động ở chế độ ba trạng thái. Bên cạnh đó, tổ hợp
hai đầu vào hoặc các flip-flop đầu ra cho phép sử dụng các thanh ghi DDR. IOBs được
chia thành bảy vùng, như trong Hình 1.5. Hình bên trái trong Hình 1.5 thể hiện góc
quan sát từ bên trên đối với gói nối dây, hình bên phải là góc nhìn từ bên trên đối với
gói flip chip. Có một số quy tắc tổ hợp các chuẩn vào/ra khác nhau trong một vùng
IOBs. Chi tiết về chế độ hoạt động và cấu hình IOB có trong phần bảng dữ liệu Virtex-
II của Xilinx.
Lê Đức Thuận
8
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
Hình 1.5: Các vùng I/O đối với gói nối dây (trái) và flip-chip (phải).
1.3.3 Virtex-II Clock Tiles
Virtex-II FPGAs chứa hai tile đệm clock toàn cục riêng biệt: CLKT và CLK. CLKT
được đặt ở hàng trên của FPGA, xem hình 1.3, và chứa tám bộ đệm nhân clock toàn
cục; tile CLKB được đặt ở giữa của hàng bên dưới. Tile clock được đặt ở giữa của cả
hàng trên và hàng dưới, tạo cho thiết bị có sự phân bố clock low-skew đều. Trong mỗi
góc phần tư, chỉ có tám trong tổng số các clock toàn cục được sử dụng (trên cùng bên
trái, trên cùng bên phải, dưới cùng bên trái và dưới cùng bên phải) trong thiết bị. Các

clock toàn cục có thể được sử dụng kết hợp với DCMs hoặc điều khiển trực tiếp từ bộ
đệm đầu vào clock.
Mỗi bộ đệm nhân clock toàn cục có thể đặt cấu hình là BUFG (bộ đệm tổng), một
BUFGCE (global buffer with clock enable - bộ đệm tổng có clock), hoặc là
BUFGMUX (bộ nhân lựa chọn clock) như minh hoạ trong Hình 1.6. Cấu hình đơn
giản và phổ biến nhất dành cho clock toàn cục là bộ đệm đơn giản (BUFG). Có thể lập
một clock cổng sử dụng cấu hình BUFGCE. Chế độ BUFMUX cho phép chuyển giữa
hai clock không đồng bộ riêng biệt hoặc đồng bộ và bảo đảm thời gian cao hoặc thấp
khi clock chuyển không bao giờ ngắn hơn thời gian cao hoặc thấp ngắn nhất.
Hình 1.6: Cấu hình bộ đệm clock toàn cục
Lê Đức Thuận
9
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
1.3.4. VirtexII Pro
Giải pháp Platform FPGA VirtexII Pro được cho là một kỹ thuật silicon phức tạp
nhất và sản phẩm phần mềm trong công nghệ logic có thể lập trình lại được. Mục đích
trong phát triển Virtex-II pro FPGA đưa ra một kiến trúc vượt trội, và được xây dựng
lại từ đầu. Để đạt được điều này, các kỹ sư mạch và kiến trúc sư hệ thống từ IBM,
MindSpeed và Xilinx cùng phát triển những tính năng tiên tiến của FPGA. Các đội kỹ
sư từ các công ty phần mềm nhúng hàng đầu trên thế giới đã hợp tác để thiết kế.
Các tính năng họ Virtex-II Pro
• Có 5 họ chính với các ô logic 3168 tới 50832 và 216 tới 3888 Kb trên một
Khối RAM.
• Dựa trên kiến trúc nhúng IP Virtex-II.
• Khối thu phát nối tiếp tốc độ cao lên tới hàng Gigabit, tới hơn 16 thiết bị.
• Bộ xử lý nhúng, lên tới 4 thiết bị.
Điểm nổi bật nhất của họ Virtex-II Pro
Họ Virtex-II Pro bao gồm năm thành viên, bốn thành viên là 16RocketIO
TM
trên

công nghệ Mindspeed SkyRail
TM
. Mạch này bao gồm bộ mã hóa và giải mã theo chuẩn
8B/10B cho băng tần cao hơn sử dụng đa kênh, và hỗ trợ tăng toàn bộ tính toàn vẹn tín
hiệu thông qua sự biến đổi PCB. Thêm vào đó, RocketIO là khối thu phát FPGA
nhúng đầu tiên để đạt được tốc độ báo lên tới 3.125 Gb/s. Bốn khối RocketIO cho
phép PCB hỗ trợ song công tốc độ dữ liệu 10 Gbps. Công nghệ RocketIO cho phép
băng tần hệ thống cao hơn và giảm tối đa chi phí theo thời gian đưa ra thị trường, giảm
kích thước mạch và số thiết bị.
Các thành viên Virtex-II Pro cùng thiết kế tạo ra một vi xử lý chính PowerPC có
tính năng mạnh. Mỗi chúng có dung lượng lớn hơn 300Mhz về tần số clock. PowerPC
405 hoàn toàn nhúng trong khung FPGA, tại tất cả các node xử lý được kết nối bởi tài
nguyên định tuyến FPGA. Nó cung cấp công suất kiến trúc tối đa, tại đó các ứng dụng
phức tạp có thể dễ dàng phân nhỏ với tốc độ cao theo logic và mềm dẻo khi thực thi
phần mềm.
Sản phẩm Virtex-II Pro xây dựng trên kiến trúc Virtex-II với công nghệ nhúng IP.
Các tính năng chung trên hệ Virtex-II với họ Virtex-II Pro – bao gồm SystemIO
TM
,
XCITE
TM
, bao hàm các giải pháp đánh xung đồng hồ, kiến trúc liên kết động tốc độ
cao, mã hóa dòng bits.
Lê Đức Thuận
10
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
1.4. VTsim
Bộ công cụ vi mạch mảng phần tử logic khả trình hiện đại (FPGA) được dùng để
kiểm soát sự phức tạp của các thiết kế lớn bằng cách sử dụng môi trường thiết kế tích
hợp đơn. Nhiều bộ công cụ bao gồm các bộ mô phỏng dáng điệu, thường dựa trên một

mô hình kiến trúc độc lập, cho phép người dùng thay đổi chức năng của thiết kế. Bộ
công cụ tiêu biểu: Xilinx ISE với với bộ mô phỏng tuỳ chọn ModelSim và Altium’s
Nexar2004. Các dòng này dựa trên quan điểm cho rằng một thiết kế được xác nhận
chức năng sẽ làm việc với phần cứng đúng theo theo chủ định và dự kiến của người
dùng.
Nếu chức năng của thiết kế không hoạt động đúng trong phần cứng, có thể sẽ gây ra
một số vấn đề: FPGA bị lỗi, các công cụ thực thi có thể tính toán (inferred), đặt
(placed), và định tuyến logic sai khác so với chủ định, hoặc không phát hiện được lỗi
trong khâu kiểm tra.
VTsim cung cấp cho các kỹ sư thiết kế Virtex-II FPGA một hệ biến hoá (paradigm):
Mô phỏng luồng bits. Đầu vào cần thiết duy nhất của VTsim để hoạt động là dòng bits
hợp lệ, cho phép bộ mô phỏng hoạt động độc lập trong quá trình thiết kế. VTsim là
một bộ mô phỏng theo biến cố, cho đáp ứng tức thời, sử dụng bộ nhớ hiệu quả và hỗ
trợ miền clock bội. Vào khoảng thời gian thực hiện đồ án này, bộ mô phỏng bao phủ
xấp xỉ 90% thiết bị và mô hình hoá phần lớn logic thường dùng trong các mạch FPGA.
Bằng cách sử dụng một số kỹ thuật tối ưu, VTsim tăng hiệu năng hoạt động lên tới
9,000% . Cấu trúc API linh hoạt đã được phát triển để bảo đảm sự tương tác thuận lợi
và cho phép kết hợp các phần bổ sung trong tương lai.
VTsim được tích hợp vào trong bộ thiết kế JHDLBits, có sẵn trong
SourceForge.net, cho phép mô phỏng trong cả dòng JHDL và JBits, hoặc sử dụng như
một công cụ mô phỏng độc lập. Bằng cách sử dụng VTsim, một kỹ sư thiết kế có thể
truy cập và chỉnh sửa tất cả các giá trị nguồn trong FPGA ảo tại thời điểm bất kỳ, xem
tình trạng của các flip-flop và tra bảng, kiểm tra hoặc thay đổi giá trị trên dây định
tuyến. Để thực hiện các chức năng này, VTsim sử dụng hai công cụ bổ sung: JBits và
ADB. JBits là một API, chophép truy cập vào nguồn tài nguyên cấu hình trong một
Xilinx FPGA và được VTsim sử dụng cho thông tin cấu hình dòng bits và xử lý bit
dòng bits (bitstream bit-manipulation). ADB (Alternate wire DataBase – cơ sở dữ liệu
dây thay thế) là một công cụ hỗ trợ các dịch vụ định tuyến (routing) và tạo vết
(tracing), bao phủ hoàn toàn thiết bị, sử dụng bộ nhớ hiệu quả, và hỗ trợ Virtex,
Virtex-E, Virtex-II, and Virtex-II Pro FPGAs. Thông tin từ ADB được sử dụng để đặt

Lê Đức Thuận
11
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
cấu hình cho các kết nối của thiết bị ảo.
Bộ mô phỏng thiết bị được dùng trong thiết kế cho phép đặt cấu hình lại. Khi đó,
các khối logic được chèn và gỡ theo trạng thái đã biết của hệ thống. Trong các thiết kế
thực hiện cấu hình lại từng phần, việc bố trí các khối logic cho trước thường được giữ
nguyên/fixed. Phần lớn các bộ mô phỏng hiện nay không hỗ trợ đầy đủ cho các thiết
kế cho phép đặt cấu hình lại. Do VTsim hoạt động ở mức dòng bits thấp nên có thể mô
phỏng cả quá trình đặt cấu hình lại từng phần hoặc toàn bộ.
Với việc bao hàm FPGA trong các ứng dụng không gian mission-critical (tạm dịch:
nhiệm vụ tới hạn), như là FPGAs trong Phòng thí nghiệm phản lực (NASA/Jet
Propulsion Laboratory (JPL)) cho nhiệm vụ thám hiểm sao Hoả (Mars exploration
mission), việc phân tích và mô phỏng Single Event Upsets (SEUs) là một chủ đề quan
trọng, thu hút được rất nhiều sự chú ý. Để mô phỏng và phân tích kết quả của SEU,
một bộ mô phỏng cần phải có tri thức toàn diện và điều khiển các thông tin cấu hình
của tất cả FPGA. Phần lớn các bộ mô phỏng chính không dựa vào thông tin cấu hình
cấp thấp sử dụng bên trong FPGA vật lý, và không có khả năng thay đổi thông tin cấu
hình, các bộ mô phỏng này gần như không có khả năng mô phỏng SEUs trong cấu
hình FPGA. Đây là một vấn đề tạo cho VTsim một vị thế nổi bật hơn. Do VTsim cho
phép truy cập các tài nguyên cấu hình trong FPGA, nên có thể phân tích và mô phỏng
SEU một cách dễ dàng.
1.5. Các công trình liên quan tới VTsim: JHDL, JBits, JHDLBits
và ADB
Phần này trình bày về các công cụ thiết kế liên quan tới VTsim. Một số công cụ cần
sử dụng VTsim thực tế, một số được hỗ trợ hoặc hỗ trợ cho VTsim. Như đã đã đề cập,
VTsim là bộ phận của đề án mã nguồn mở JHDLBits, được xúc tiến nhằm hỗ trợ điều
khiển thao tác, đặt và định tuyến tài nguyên. JHDLBits là một công cụ dùng để chuyển
các thiết kế JHDL cấp cao thành các dòng bits sử dụng JBits cho tương tác dòng bits
và sử dụng ADB định tuyến. Cấu tạo của JHDLBits và mối quan hệ dự án JHDLBits

được mô trả trong hình 1.7.
VTsim dựa trên JBits để xử lý tất cả các thao tác dòng bits. Cần có kiến thức sơ bộ
về JBits để hiểu cách xử lý cấu hình và thao tác dòng bits. VTsim cung cấp thông tin
về định tuyến và thiết bị tuỳ thuộc vào ADB giống như một sơ đồ tile thiết bị và các vị
trí CLB. Thông tin định tuyến cấp bởi ADB được sử dụng để tạo ra một danh sách
mạng của các các kết nối bên trong. Ba phần dưới dây sẽ phác hoạ về JHDL, JBits và
Lê Đức Thuận
12
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
ADB, và JHDLBits.
Hình 1.7: Cấu tạo của JHDL
1.5.1 JHDL
Các nhà nghiên cứu tại Đại học Brigham Young đã phát triển một bộ thiết kế FPGA
ngôn ngữ mô tả cấu trúc phần cứng trên nền Java (JHDL). Do tính chất dễ sử dụng,
hướng đối tượng, có khả năng văn bản hoá đựng sẵn, tiện dụng và có tập Giao diện đồ
hoạ người dùng (GUI) API đa dạng, tích hợp vào ngôn ngữ nên Java đã được lựa
chọn. JHDL chứa API đơn, cho phép nhà thiết kế tạo ra cả thiết kế mạch cố định hoặc
linh hoạt.
Bộ mô phỏng JHDL có khả năng chạy trong cả chế độ phần cứng và mô phỏng.
Trong chế độ mô phỏng, mọi giá trị của mạch được tính toán sơ bộ. Trong chế độ phần
cứng, bộ mô phỏng lấy các giá trị phần tử nhớ từ một FPGA kích hoạt, như là flip flop,
từ phần cứng vật lý và lan truyền giá trị qua tất cả các phần tử không nhớ, như là các
cổng và bộ cộng. Tuy nhiên, bộ mô phỏng này không phải là một mô hình hoàn chỉnh
của phần cứng do các giá trị phần tử không nhớ vẫn được mô phỏng sơ bộ. Thông qua
việc sử dụng JHDLBits, VTsim đã được tích hợp vào trong JHDL để đóng vai trò như
một bộ mô phỏng tại chỗ của phần cứng thực/actual hardware. Điều này cho phép nhà
thiết kế mô phỏng phần cứng bằng cách sử dụng các bộ mô phỏng thiết bị.
1.5.2 Cơ bản về JBits và ADB
JBits là một API trên nền Java trợ giúp cho việc truy cập nguồn cấu hình bất kỳ
trong họ Virtex FPGAs. Nguồn thiết bị có thể lập trình và thử khi chạy ngay cả khi

FPGA đã kích hoạt trong hệ thống đang làm việc. JBits3 SDK hỗ trợ cho Virtex-II
FPGAs, không giống như phiên bản Virtex-based JBits2.8. JBits cho phép người dùng
thao tác với nguồn FPGA bằng hai phương pháp: getTileBits và setTileBits.
getTileBits lấy toạ độ tile, và tên nguồn và cho các bit cấu hình kết hợp. setTileBits thì
ngược lại. Trong phương pháp setTileBits, JBits cập nhật các bit cấu hình từ các tile
phối hợp, tên nguồn và các bits cấu hình mới do người dùng định nghĩa.
Lê Đức Thuận
13
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
JBits3 là một API hoàn chỉnh để kiểm tra và chỉnh sửa cấu hình thiết bị, nhưng nó
không bao gồm một bộ mô phỏng thiết bị hay bộ định tuyến. Phiên bản JBits2.8 trước
đó bao gồm một bộ mô phỏng thiết bị, VirtexDS và một bộ định tuyến, JRoute - một
bộ định tuyến đặt cấu hình chạy thực. Việc thiếu một bộ mô phỏng thiết bị trong
JBits3 gây ra trở ngại đối với việc xác nhận thiết kế và sự phát triển của các hệ thống
tái cấu hình chạy thực.
Mặc dù JBits3 không có bộ định tuyến, nhưng một giao diện định tuyến đi kèm sẽ
giúp cho người dùng bổ sung thêm bộ định tuyến riêng. Một ví dụ về bộ định tuyến
plug-in là Alternate Wire Database - ADB. Hỗ trợ Virtex, Virtex-E, Virtex-II, và
Virtex-II Pro FPGAs. ADB không thực hiện định tuyến điều khiển theo thời gian;
nhưng sự đơn giản hoá này cho phép ADB định tuyến các mạng một cách nhanh
chóng. Không giống như JRoute trong JBits2.8, ADB bao phủ thiết bị hoàn toàn và
thực sự tiết kiệm bộ nhớ.
1.5.3 JHDLBits
JHDLBits là một đề án mã nguồn mở nhằm mục tiêu kết hợp điều khiển JBits cấp
thấp và thiết kế của JHDL. Đề án JHDLBits bao gồm một tập các thành phần tích hợp
chặt chẽ. Thông qua việc sử dụng ADB và JBits3, JHDLBits đã rút ngắn quá trình từ
file thiết kế đến dòng bits. Hình 1.8 minh hoạ dòng thiết kế JHDLBits.
Hình 1.8: Dòng thiết kế JHDLBits
Bước đầu tiên trong dòng thiết kế JHDLBits là tạo ra một thiết kế công tác trong
JHDL. Bước tiếp theo là tạo ra một file test cấp cao nhất đóng vai trò như một giao

diện cho JHDLBits. Trong khi chạy file test, JHDLBits lấy ra tất cả các thông tin ban
đầu và nets từ thiết kế JHDL rồi chuyển các nets, hình gốc vào trong JBits Nets và
hình gốc. Sau khi chuyển nets và gốc, JHDLBits tạo ra các dòng bits đầu ra và có thể
Lê Đức Thuận
14
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
thoát hoặc tạo đối tượng/tạo nấc VTsim cho các test thiết kế sau này.
Bộ mô phỏng JHDL cho phép người dùng mô phỏng hành vi các thiết kế trong phần
mềm hoặc từ các phần tử nhớ trong phần cứng, mô phỏng hành vi các phần tử còn lại.
JHDLBits hợp với VTsim vào dòng thiết kế bằng cách mở rộng bộ mô phỏng JHDL
để thêm mô hình mô phỏng bổ sung. Trong mô hình này, bộ mô phỏng JDHL tương
tác với bộ mô phỏng thiết bị thay vì phần cứng vật lý, cho phép người dùng đạt được
các chức năng của phần cứng mà không cần đến phần cứng FPGA. Sử dụng VTsim
trong bộ mô phỏng JHDL gặp phải các vấn đề về phần cứng riêng: Các phần tử không
nhớ vẫn mặc định được tính. Nếu kết quả mô phỏng khác với dự kiến, nhà thiết kế
không thể dò ra giá trị bên trong của FPGA thực ngoài các phần tử nhớ khác. Đây là
một vấn đề thể hiện sự vượt trội về tính năng của VTsim. Các phiên bản JHDLBits
trong tương lai sẽ cung cấp mô hình mô phỏng mới cho phép các nhà thiết kế lựa chọn
VTsim là bộ mô phỏng thay cho bộ mô phỏng JHDL chuẩn. Lựa chọn VTsim giúp cho
việc kiểm tra và thác tác tất cả các tài nguyên bên trong theo khung hoạt động JHDL
chuẩn.
1.6. Những cải tiến JHDLBits và JBits
Mặc dù JBits3 là một API đầy đủ chức năng, nhưng nó có thể thân thiện hơn với
người dùng nếu có năm thành phần quan trọng như sau: Một bộ mô phỏng thiết bị,
một thư viện gốc, một cấu trúc liên kết mạch, một bộ đặt và một bộ định tuyến. Việc
loại bỏ một bộ mô phỏng thiết bị gây trở ngại lớn đến sự phát triển thiết kế và xác
nhận các thiết kế FPGA sử dụng JBits, đặc biệt là các thiết kế RTR. Thiếu một thư
viện gốc sẽ giảm kết cấu mạch xuống mức thấp, tạo ra khó khăn trong việc mô phỏng
mạch bất kỳ có nhiều cổng. Thiếu kết cấu kết nối sẽ loại bỏ công cụ đơn giản của nhà
thiết kế để nối các mạch logic, và mở rộng trên các mô-đun đã được tạo ra. Không có

bộ đặt và bộ định tuyến, người dùng không thể lập sơ đồ cho thiết kế của họ theo dạng
mạch logic FPGA. Việc test và xác nhận thiết kế JBits sẽ gặp khó khăn nếu không có
các bộ mô phỏng thiết kế, thư viện gốc, kết cấu kết nối mạch, bộ đặt và bộ định tuyến.
Bước phát triển đầu tiên trong dự án JHDLBits là tạo ra thư viện gốc. Đây là tập
hợp của các khối xây dựng thường được nhà thiết kế sử dụng. Các ví dụ về gốc là
NAND, NOR và cổng logic đơn giản, flip flop bất kỳ với một enable (cho phép)
(FDE), các flip flop với xoá và cho phép (clear and an enable) (FDCE), bộ cộng nhanh
và các phần tử khác. Cấu trúc của thư viện gốc rất cần thiết để phát triển JHDLBits.
Để đơn giản hoá việc chuyển đổi JHDLBits từ JHDL thành JBits, mỗi JBits gốc được
thiết kế để phù hợp với gốc JHDL. Khi tìm được gốc JHDL trong quá trình phân tích
Lê Đức Thuận
15
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
JHDLBits, JHDLBits ánh xạ (map) gốc trực tiếp sang gốc JBits, một cách đơn giản
hoá nâng cao tốc độ chuyển một cách mạnh mẽ và tiết kiệm bộ nhớ.
Ngoài đề án JHDLBits, cần thiết phải có thư viện gốc cho các nhà thiết kế Jbits.
Nhìn chung, người dùng JBits thường thiết kế ở mức gốc hoặc cao hơn. Việc loại bỏ
thư viện gốc đã giảm sự quan tâm của người dùng đối với phiên bản JBits mới nhất.
Không có thư viện gốc, việc thiết kế sẽ trở nên phức tạp hơn. VTsim đóng vai trò quan
trọng trong quá trình xác nhận gốc qua việc cung cấp các phản hồi nhanh chóng về các
gốc thiết kế mới mà không có nguy cơ hư hỏng các phần cứng đắt tiền.
Về vấn đề phát triển, kết nối, test gốc, cần phải phát triển hạ tầng liên kết, bổ sung
một số đặc tính hiện còn thiếu trong JBits3. Trong đó có lớp luồng bits, một đối tượng
bắc cầu cho phép các truy cập tắt đối với cả các đối tượng JBits và bộ định tuyến và
bổ trợ cho việc tạo gốc mà không phụ thuộc vào các lớp cấu trúc riêng. Bên cạnh đó,
có một lớp mạng để cho phép nối các gốc bằng cách duy trì một danh sách các nguồn
và các chân cắm chìm tạo nên mỗi mạng. Thông tin lớp mạng và dòng bits có thể đi
qua bộ đặt và bộ định tuyến.
Sau khi phát triển thư viện gốc và cấu trúc liên kết JHDLBits, cần phải thiết kế một
bộ đặt giao diện với JBits. Hiện nay JHDLBits có một bộ đặt đơn giản, đánh giá kích

cỡ của mỗi gốc và sắp xếp gốc vào các vị trí xác địn trong FPGA. Trong mô hình bộ
đặt đơn giản, mỗi thành phần được đặt liền sau thành phần trước. Hiện nay, đang phát
triển một bộ đặt phức tạp hơn, thông minh hơn, cấu trúc theo bậc. Mặc dù đơn giản
nhưng bộ đặt là lựa chọn phù hợp cho các thiết kế không phụ thuộc nhiều vào nguồn
định thời hoặc định tuyến. Trong giai đoạn test JHDLBits, một thiết kế định tuyến
khá phức tạp đã thất bại do sắp xếp không tốt, tuy nhiên, các thiết kế này đã tận dụng
được gần 100% tài nguyên của FPGA.
JBits3 không có bộ định tuyến nhưng phiên bản này có giao diện bộ định được
thiết kế, cho phép người dùng tạo và plug-in bộ định tuyến riêng. Một bộ định tuyến
được thiết kế để hoạt động với JBits3 là ADB. ADB hỗ trợ Xilinx Virtex, Virtex-E,
Virtex-II, và Virtex-II Pro FPGAs. Không giống như JRoute, phiên bản trước của nó,
ADB bao phủ toàn bộ thiết bị và có kích cỡ gọn nhẹ hơn so với các dòng định tuyến
khác. Một hạn chế của ADB là nó không tạo ra các tuyến dựa trên thông tin định thời;
tuy nhiên sự đơn giản hoá này của ADB cho phép định tuyến rất nhanh. ADB tích
hợp trong bộ thiết kế mã nguồn mở JHDLBits.
Để bảo vệ FPGAs vật lý, VTsim được mở rộng sử dụng để xác nhận chức năng của
các dòng bits phát JHDLBits. Ví dụ, một vi mạch được mô phỏng trong JHDL trải
Lê Đức Thuận
16
Đồ án tốt nghiệp Chương I – Tổng quan FPGA
qua quá trình trích JHDLBits để tạo ra một dòng bits. Thiết kế tương tự JHDL cũng
được chạy qua các công cụ chủ yếu để tạo ra một dòng bits thứ hai. Mỗi dòng bits
được nạp riêng rẽ vào VTsim và phân tích kỹ lưỡng như trong Hình 1.9. Nếu chức
năng của hai dòng bits không khớp nhau, cần phải chỉnh sửa gốc JBits. Khi chức năng
của cả hai đã khớp nhau, gốc Jbits đã sẵn sàng để test trên phần cứng vật lý. Do đó,
VTsim được phát triển cùng với gốc JBits và các cải tiến để xác nhận cả các gốc mới
phát triển và bộ mô phỏng thiết bị.
Hình 1.9: Quá trình xác nhận dòng bits.
Với việc thiết kế các thành phần quan trọng này, có thể tạo ra các dòng bits JBits
mẫu bằng cách sử dụng các cải tiến trong mô hình cây JHDLBits. Tuy nhiên, không

thể xác nhận chức năng của các quá trình còn lại nếu không có bộ mô phỏng dòng
bits. Bước logic tiếp theo trong dự án JHDLBits là tạo ra một bộ mô phỏng thiết bị.
1.7. Kết luận
Trong chương đã trình bày được về tổng quan và cấu trúc căn bản của FPGA, về
các cải tiến của Jbits bổ sung cho khung hoạt động JHDLBits bao gồm một thư viện
gốc, một cấu trúc liên kết và một số lớp nối nhằm mục đích đơn giản hoác quá trình
thiết kế JHDLBits. Các cải tiến JHDLBits và JBits quá trình từ JHDL cho đến Jbits.
Trình bày các vấn đề cơ bản liên quan tới VTsim, tập trung vào các công cụ ảnh
hưởng đến VTsim và giới thiệu một số thuật ngữ mô phỏng phổ biến.
Lê Đức Thuận
17