điện tử số chương 5 mạch logic dãy

ĐIỆN TỬ SỐ
Chương 5
Mạch logic dãy

Mô hình mạch logic dãy
•
Mạch logic dãy (Sequential logic) là mạch logic có
tính chất nhớ, có khâu trễ
•
Trạng thái tiếp theo của mạch logic dãy phụ thuộc
vào giá trị của tập biến kích thích ở lối vào và trạng
thái hiện tại của mạch
•
Mạch logic dãy thường hoạt động đồng bộ theo sự
điều khiển của tín hiệu nhịp clock

Flip-flop
•
Flip-flop là mạch logic có hai trạng thái ổn định (bi-stable), nó có thể thay đổi hoặc
giữ nguyên trạng thái tuỳ thuộc vào các tín hiệu kích thích ở các lối vào của nó.
•
Các flip-flops có thể được đồng bộ từ một dãy tín hiệu nhịp gọi là clock (theo mức
hoặc sườn xung clock)
•
Dạng flip flop đơn giản nhất là R-S flip flop - có hai lối vào R (Reset) và S (Set),
được mô tả như sau:

Tổng hợp R-S Flip flop
•
Mô tả quan hệ giữa biến ra Q (tiếp theo) với các biến

vào S, R và biến ra Q (hiện tại)
•
Biến đổi biểu thức và thực hiện R-S flip flop bằng
các cổng logic cơ bản

Tín hiệu đồng bộ Flip flop
•
Các Flip flop thường
được hoạt kích để
nhận thông tin nhờ
một tín hiệu đồng bộ
gọi là clock
•
Tín hiệu clock có thể
tích cực:
–
theo mức (cao, thấp)
–
theo sườn (lên, xuống)
•
Flip flop chỉ có thể
trao đổi thông tin khi
tín hiệu clock tích
cực. Khi clock không
tích cực thì Flip flop
giữ nguyên trạng
thái
CLK S R Q Q’
‘0’ x x Q Q’
‘1’ 0

0
1
1
0
1
0
1
Q
0
1
x
Q’
1
0
x

Các R-S Flip flop
•
Các FF thường được
đồng bộ bằng tín hiệu
clock
•
Dùng FF kiểu Master-
Slave để đảm bảo truyền
tin cậy

Flip Flop hoạt kích theo sườn

J-K Flip flop
•

So sánh J-K Flip flop với
R-S Flip flop:
–
S = J.Q’ và
–
R = K.Q
•
Có thể tạo J-K FF từ một
R-S FF theo sơ đồ sau:

Tạo J-K Flip flop
•
Để đảm bảo truyền tín hiệu tin cậy, thường tạo J-K
flip flop từ R-S flip flop kiểu Master-Slave
•
Khi đó J-K flip flop được hoạt kích theo sườn

D Flip flop và T Flip flop
•
Theo bảng trạng thái của
các FF, có thể tạo DFF và
TFF từ J-KFF như sau:
–
DFF: D = J = K’
–
TFF: T = J = K

Phân biệt flip-flop hoạt kích theo
mức và hoạt kích theo sườn

Tín hiệu điều khiển trực tiếp ở
các flip-flop
•
Mỗi flip-flop đều có các tín
hiệu:
–
Tín hiệu vào, ví dụ J, K
–
Tín hiệu đồng bộ clock
–
Tín hiệu ra Q
•
Ngoài ra, nhiều flip-flop còn
có thêm các tín hiệu trực
tiếp có tác dụng điều khiển
cưỡng bức trạng thái ra
của flip-flop. Đó là:
–
Clear (CLR), có tác dung điều
khiển để Q = 0
–
Preset (PR), làm cho Q = 1

Quan hệ thời gian ở Flip Flop
•
“Cửa sổ” thời gian của
Flip flop được xác định
bởi:
–
t

su
: thời gian chuẩn bị (Setup)
– tín hiệu vào cần phải xác lập
ổn định ở một khoảng thời
gian ≥ t
su
, trước khi có ‘sự
kiện’ clock
–
t
h
: thời gian duy trì (Hold) – tín
hiệu vào cần phải duy trì ổn
định thêm một khoảng thời
gian ≥ t
h
, sau khi kết thúc ‘sự
kiện’ clock
•
Đây là một trong những
yếu tố hạn chế tần số của
mạch logic dãy

Kích thích cho các flip flop
•
Khi thiết kế mạch logic dãy, ta cần phải xác định điều
kiện kích thích cho các flip-flop tuỳ theo đáp ứng cần có
của chúng.
•
Với hai giá trị logic ‘0’ và ‘1’ cho mỗi biến, mỗi flip-flop có

thể có một trong bốn đáp ứng là: ‘S0’, ‘S1’, ‘T0’, và ‘T1’
•
Bảng dưới đây mô tả các điều kiện kích thích cho các
loại flip-flop khác nhau
Đáp ứng Kích thích
Ký hiệu Q → Q
+
S R J K T D
S0 0 → 0 0 x 0 x 0 0
T1 0 → 1 1 0 1 x 1 1
T0 1 → 0 0 1 x 1 1 0
S1 1 → 1 x 0 x 0 0 1

Thanh ghi (Storage Register)
•
Thanh ghi chứa số liệu
(Data Storage Register)
được tạo ra bằng cách
dùng các D flip-flop nối
‘song song với nhau’
•
Có thể dùng thêm các
buffer 3-trạng thái để
tạo cơ chế đọc (‘Read’)
cho các thanh ghi
•
Ví dụ: 74273, 74373,
74374 …

Một số vi mạch thanh ghi

Thanh ghi dịch (Shift Register)
•
Thanh ghi dịch được dùng để:
–
Biến đổi mã song song

nối tiếp
–
Tạo trễ cho các dãy tín hiệu số
•
Phần tử cơ bản của thanh ghi dịch là các D
flip flop nối chuỗi ‘nối tiếp’ với nhau

Các loại thanh ghi dịch
•
Các thanh ghi dịch được phân chia thành
các loại sau:
–
Vào nối tiếp ra nối tiếp (SISO), ví dụ: 4006 (18 nhịp),
4517 (64 nhịp), 4557 (64 nhịp), 4562 (128 nhịp) …
–
Vào nối tiếp ra song song (SIPO), ví dụ: 4015 (4 bit),
4094 (8 bit), 74164 (8 bit) …
–
Vào song song ra nối tiếp (PISO), ví dụ: 4014, 4021,
74165, 74166 đều là các thanh ghi 8 bit
–
Vào song song ra song song (PIPO), ví dụ: 7495,
74195, 74395, 4035 (4 bit), 74323 (8 bit)

–
Thanh ghi dịch vạn năng có thể dịch theo hai chiều, ví
dụ 74194, 4194 (4 bit)

Ví dụ về các thanh ghi dịch

Thanh ghi dịch PIPO

Thanh ghi dịch vạn năng

Hoạt động của thanh ghi dịch

Bộ đếm – Không đồng bộ
•
Đếm không đồng bộ (Ripple Counter): tín hiệu clock
cho các flip flop khác nhau lấy từ các nguồn khác
nhau, thường là từ lối ra Q của flip flop ở tầng trước
•
Mỗi flip flop lật trạng thái khi flip flop ở tầng trước
nó chuyển từ ‘1’ sang ‘0’
COUNT
OUTPUTS
Q
D
Q
C
Q
B
Q
A

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
0
0
0
0
0
0
0
1
1
1
1
1
1

1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Bộ đếm – đồng bộ
•
Đếm đồng bộ (Synchronous Counter): tín hiệu clock cho
các flip flop được lấy từ một nguồn chung, điều kiện lật
của các flip flop được xác định bởi mức logic ở lối vào T
•
Flip flop đầu tiên (A) chuyển trạng thái với mỗi nhịp
clock, mỗi flip flop phía sau sẽ chuyển trạng thái nếu khi
có ‘sự kiện’ clock tất cả các flip flop trước nó đều có

mức logic ‘1’

Bộ đếm cơ số N ≠ 2
n