So sánh AXI và PLB

AXI vs PLB
I. AXI
1. AXI là gì?
AXI là một phần của AMBA (Advanced Microcontroller Bus Architecture), một họ bus
vi điều khiển của ARM được giới thiệu lần đầu năm 1996.
Trong nhiều năm qua, ARM đã giới thiệu nhiều phiên bản khác nhau của giao thức giao
tiếp AMBA để mô tả kết nối giữa lõi bộ vi xử lý và các thiết bị ngoại vi.
Đối với hầu hết các phần, giao thức này được tách biệt với người sử dụng, vì nó được
giấu trong chip mà các nhà thiết kế không có quyền hoặc nhu cầu truy cập vào. Hiện nay,
công nghệ FPGA cho phép các nhà thiết kế thiết bị ngoại vi xây dựng theo chuẩn giao
tiếp này.
Phiên bản đầu tiên của AXI được xuất hiện lần đầu trong AMBA 3.0, tung ra thị trường
năm 2003. AMBA 4.0, phát hành năm 2010, gồm trong đó phiên bản thứ 2 của AXI,
AXI4.
Có 3 loại giao tiếp AXI4:
1
 AXI4 – cho các yêu cầu ánh xạ bộ nhớ hiệu suất cao.
 AXI4-Lite – cho giao tiếp ánh xạ bộ nhớ thông lượng thấp, đơn giản.
 AXI4-Stream – cho truyền dữ liệu tốc độ cao.
Xilinx giới thiệu những giao tiếp này trong ISE
®
Design Suite, bản phát hành 12.3.
2. Những lợi ích của AXI4
 Năng suất (Productivity) – Bằng việc chuẩn hóa trên giao tiếp AXI, các nhà phát
triển chỉ cần hiểu một giao thức IP duy nhất.
 Linh động (Flexibility) – Cung cấp giao thức phù hợp cho ứng dụng (thông qua
AXI4, AXI4-Lite, AXI4-Stream)
 Sẵn có (Availability) – Bằng việc chuyển thành tiêu chuẩn công nghiệp, bạn có thể
truy cập không chỉ tới danh mục IP của Xilinx mà còn tới cộng đồng các đối tác
của ARM trên toàn thế giới.
3. AXI hoạt động như thế nào

Mô tả chi tiết AXI (dưới đây) mô tả một giao tiếp giữa một AXI master và một AXI
slave, đại điện cho các IP core trao đổi thông tin với nhau. Ánh xạ bộ nhớ AXI master và
slave có thể được kết nối với nhau sử dụng cấu trúc gọi là Interconnect block. Xilinx AXI
Interconnect IP chứa các giao tiếp AXI master và slave, và có thể được sử dụng để định
tuyến các sự thực hiện giao tiếp giữa một hoặc nhiều AXI master và slave.
Cả giao tiếp AXI4 và AXI4-Lite đều gồm 5 kênh khác nhau:
 Kênh đọc địa chỉ
 Kênh ghi địa chỉ
 Kênh đọc dữ liệu
 Kênh ghi dữ liệu
2
 Kênh phản hồi ghi
Dữ liệu có thể di chuyển đồng thời theo cả hai hướng giữa master và slave, và kích thước
dữ liệu có thể khác nhau. Giới hạn trong AXI4 của một lần thực hiện lên tới 256 dữ liệu
trao đổi. AXI4-Lite chỉ cho phép một dữ liệu trao đổi trong mỗi lần thực hiện.
Hình dưới đây mô tả một lần thực hiện đọc của AXI4 sử dụng kênh đọc địa chỉ và kênh
đọc dữ liệu:
Kiến trúc kênh của quá trình đọc
Hình dưới đây mô tả một lần thực hiện ghi của AXI4 sử dụng kênh ghi địa chỉ, kênh ghi
dữ liệu và kênh phản hồi ghi:
3
Kiến trúc kênh của quá trình ghi
Như các hình minh họa trên, AXI4 cung cấp các kết nối dữ liệu và địa chỉ riêng
rẽ cho đọc và ghi, điều này cho phép truyền dữ liệu liên tục, song công. AXI4
yêu cầu một địa chỉ đơn nhất và sau đó nhân lên tới 256 từ của dữ liệu (bursts
up to 256 words of data). Giao thức AXI4 miêu tả nhiều tùy chọn đa dạng cho
phép hệ thốn đạt thông lượng dữ liệu lớn.
Ở mức phần cứng, AXI4 cho phép các xung clock khác nhau cho mỗi cặp
master – slave. AXI4-Lite tương tự như AXI4 ngoại trừ không hỗ trợ bursting
(lên tới 256).

Giao thức AXI4-Stream định rõ một kênh riêng cho truyền luồng dữ liệu. Kênh
AXI4-Stream được mô hình dựa trên kênh ghi dữ liệu của AXI4. Nhưng không
như AXI4, giao tiếp AXI4-Stream có thể burst không giới hạn số lượng dữ liệu
song không thể sắp xếp lại các sự luân chuyển.
Reference: AXI Reference Guide – Xilinx
4
II. PLB
PLB4.6 thường được xem như là một cấu trúc topology chia sẻ bus nhằm kết hợp một
bus/arbiter trung tâm với nhiều master và slave gắn với nó. Xilinx nhận thấy rằng thiết kế
SoC hiện đại đang chuyển hướng khỏi loại topology này và thay vào đó là theo hướng kết
nối điểm điểm (point to point) cho hiệu suất cao. PLB v4.6 của Xilinx được thiết kế hỗ
trợ cả 2 loại hình topology trên trong thiết kết SoC và do đó cho phép người dùng khai
thác lợi thế của cả hai dựa trên yêu cầu của hệ thống. Điều này được thực hiện thông qua
việc cải tiến công cụ XPS cũng như tối ưu hóa cấu hình trong các khối PLBv46
Bus/Arbiter và giao tiếp PLBv46 Slave.
Mô tả chức năng
PLB của Xilinx bao gồm một bus arbiter trung tâm, bus control và gating logic, và tất cả
các cấu trúc bus OR/MUX. PLB của Xilinx cung cấp toàn bộ cấu trúc bus PLB và cho
phép kết nối trực tiếp với một số master và slave.
5
Kết nối PLB
6
PLB Block Diagram
 Address Path: chứa các mux để lựa chọn địa chỉ master được đưa tới các thiết bị
slave trên địa chỉ đầu ra PLB.
 Write Data Path: chứa các logic điều hướng cần thiết cho các bus ghi dữ liệu của
master và slave.
 Read Data Path: chứa các logic điều hướng cần thiết cho các bus đọc dữ liệu của
master và slave.
 Bus Control Unit: gồm một bộ điều khiển phân bổ bus để quản lý các địa chỉ và

lưu lượng dữ liệu qua PLB và DCRs. Bộ điều khiển phân bổ bus hỗ trợ phân bổ
cho 16 PLB master.

Reference: 1. PLBV46 Interface Simplifications – Xilinx
2. LogicCORE IP Processor Local Bus (PLB) v4.6 (v1.05a) – Xilinx
7