Bài giảng Thiết kế logic số (VLSI design): Chương 3.4 - Trịnh Quang Kiên

Thiết kế logic số
(VLSI design)
Bộ môn KT Xung, số, VXL

/>
08/2012



09/09/2023

1/15


Mục đích, nội dung

Nội dung: Thiết kế các khối nhớ, máy trạng thái
hữu hạn
Thời lượng: 3 tiết bài giảng
Yêu cầu: Sinh viên có sự chuẩn bị sơ bộ trước nội
dụng bài học.



09/09/2023

2/15


ROM

CLK
CS
OE
ADDRESS

ADDR_deco
der

DATA_OUT



09/09/2023

3/15


RAM
CLK
WE
CS
OE
ADDRESS
DATA_IN

ADDR_deco
der

DATA_OUT

Thành phần gây trễ chủ chốt ?


09/09/2023

Decoder
4/15


MEMORY DECODER
Nhiệm vụ, trỏ đúng địa chỉ ô nhớ cần truy cập!!!
Đặc điểm: Tốc độ tỷ lệ thuận với dung lượng!!!
0
1

Đánh giá tài nguyên và tốc
độ decoder cấu trúc RAM
1D kích thước 8*8 = 64?

ADDR
DECODER

M*N

Tài nguyên =
Độ trễ =


(M*N)*log2(M*N) = 384cổng
log2(M.N) = 6 levels

09/09/2023

5/15


MEMORY DECODER
Đánh giá tài nguyên và tốc độ decoder cấu trúc
RAM 2D kích thước 8*8?
ADDR
DECODER

0

1

N-1

N

N+1

2N-1

(M-1)*N

(M-1)*N+1

M*N-1

ADDR

DECODER

Tài nguyên = M*log2(M) + N*log2(N) + M*N = 112
cổng
Độ trễ =
1 + Max (log2(N), log2(M) = 4 levels


09/09/2023

6/15


FIFO- First In First Out
Ứng dụng
- Khối đệm truyền nhận
- Đồng bộ hóa các miền làm việc với clock
khác nhau
Ưu điểm so với RAM thông thường?
- Đơn giản khi sử dụng (khơng có cổng địa chỉ)
Nhược điểm ?
- Khó thiết kế
- Không truy cập được dữ liệu ngẫu nhiên


09/09/2023

7/15

FIFO (Based on Dual Port RAM)
WRITE
DATA_IN

FIFO_WRITE
(WP counter)

WP

FIFO_READ
(RP counter)

RP

CHANEL A

READ
DATA_OUT

CHANEL B

FIFO_STATE
(DataCNT)

FIFO_EMPTY



FIFO_FULL

09/09/2023

8/15


FIFO OPERATON
Reset: RP = 0, WP = 0, dataCNT = 0

WRITE: RP = RP, WP = WP + 1,
dataCNT = dataCNT + 1



09/09/2023

9/15


FIFO OPERATON
READ: RP = RP+1, WP = WP,
dataCNT = dataCNT -1



09/09/2023

10/
15

FIFO OPERATON
READ, WRITE: RP = RP+1, WP = WP +1,
dataCNT = dataCNT



09/09/2023

11/15


FIFO OPERATON
READ: RP = RP+1, WP = WP
dataCNT = dataCNT - 1



09/09/2023

12/15


LIFO – Last In First Out
Ứng dụng
- Stack

8
7
6
5

4
TOP POINTER

3
2
1
0



09/09/2023

13/15


FSM-UART
Giao thức UART
IDLE

START

DATA

PARITY STOP

IDLE

RX

Tbraud

Bit
counter

x

0

0

1

2

3

4

5

6

7

8

0

SAMPLE

ONE BIT

RECEIVING
RX

Sample
counter

13 14 15 0



1

2

3

4

5

6

7

8

09/09/2023

9 10 11 12 13 14 15

0

1

14/15


FSM-UART (simple)
Mọi mạch dãy đều là một FSM
IDLE
CNT16 = 8 and RX = 1

CNT_BIT = 8

RX = 0, Rx_Reg = 1
START FRAME
DETECTOR

RECEIVE
DATA

CNT16 = 8 and RX = 0



09/09/2023

15/15

UART structure
Khối thiết kế UART
SAMPLE COUNTER
(CNT)

CLK

CLOCK DIVIDER

BIT COUNTER
(CNT_BIT)

CLK16
CNT

RESET
ENABLE

CNT_BIT
RESET
ENABLE

RESET
FSM (FINITE STATE MACHINE)

RX_REG

RX_REG
Rx

RECEIVE_REG

SHIFT_ENABLE

LOAD

DATA REG

LEDs



09/09/2023

16/15


Trắc nghiệm

Câu 1: Thành phần nào trong khối nhớ gây trễ
chủ yếu?
A.Các ô nhớ
B. Khối giải mã địa chỉ.
C. Khối xử lý thông tin điều khiển
D. Trễ lớn nhất với thao tác đọc dữ liệu




Trắc nghiệm

Câu 2: Kiến trúc mảng nhớ dạng 2D, 3D có các
ưu điểm là:
A. Tăng tốc cho khối giải mã địa chỉ
B. Giảm kích thước tổng cho phần giải mã địa chỉ
C. Giúp cho các thao tác truy cập sẽ chính xác
hơn.
D. Giúp cho thao tác đọc dữ liệu khơng bị xung
đột với thao tác ghi dữ liệu.




Trắc nghiệm

Câu 3: Khối nhớ FIFO được xây dựng trên cơ sở
các khối nhớ nào
A. Khối ROM
B. Khối RAM
C. Khối RAM 2D
D. Khối Dual-port RAM




Trắc nghiệm

Câu 4: Bản chất của các khối điều khiển trong
FIFO là gì?
A. Khối trừ và khối dịch

B. Khối nhớ (thanh ghi)
C. Khối đếm
D. Khối dịch các giá trị địa chỉ.

Chương III: Thiết kế các khối số thông dụng