LUẬN VĂN:THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 8 BÍT SỬ DỤNG CÔNG NGHỆ BÁN DẪN CMOS pdf

ĐẠI HỌC QUỐC GIA HÀ NỘI
TRƯỜNG ĐẠI HỌ C CÔNG NGHỆ






NGUYỄN MẠNH PHƯƠNG







THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ
8 BÍT SỬ DỤNG CÔNG NGHỆ BÁN DẪN CMOS




Ngành: Công nghệ Điện tử- Viễn Thông
Chuyên ngành: Kỹ thuật Điện tử
Mã số: 60.52.70





LUẬN VĂN THẠ C SĨ

NGƯỜI HƯỚNG DẪN KHOA HỌC
PGS.TS Trần Quang Vinh









Hà Nội- 2009
1
LỜI CAM ĐOAN
Tôi xin cam đoan toàn bộ những nội dung và số liệu trong luận văn thạc
sỹ: “Thiết kế bộ chuyển đổi số - tương tự 8 bít sử dụng công nghệ bán dẫn
CMOS” là do tôi tự nghiên cứu và thực hiện.
Học viên thực hiện luận văn
Nguyễn Mạnh Phương
2

MỤC LỤC

Trang phụ bìa Trang
Lời cam đoan 1
Mục lục 2

Danh mục các bảng 4
Danh mục các hình vẽ 5
MỞ ĐẦU 9
Chương 1 - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 10
1.1 Giới thiệu: 10
1.2 Các thông số của bộ chuyển đổi số-tương tự 11
1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL) 13
1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL) 14
1.2.3 Độ lệch không (Offset) 16
1.2.4 Lỗi gain (Gain Error) 17
1.2.5 Độ trễ (Latency) 18
1.2.6 Tỉ số tín hiệu trên tạp âm (Signal-to-Noise Ratio, SNR) 18
1.2.7 Dải động (Dynamic Range, DR) 18
Chương 2 - CÁC KIẾN TRÚC CƠ BẢN CỦA BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ
19
2.1 Mã đầu vào số (Digital Input Code) 19
2.2 Kiến trúc chuỗi điện trở ( Resistor String) 19
2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network) 20
2.4 Kiến trúc Steering dòng điện ( Current Steering) 22
2.5 DAC tỷ lệ điện tích (Charge Scaling DAC) 24
2.6 DAC tuần hoàn (Cyclic DAC) 25
2.7 DAC đường ống (Pipeline DAC) 26
Chương 3 – TỔNG QUAN VỀ CÔNG NGHỆ CMOS 28
3.1 Các quy trình sản xuất bán dẫn MOS cơ bản 28
3.1.1 Ôxi hóa (Oxidation) 29
3.1.2 Khuếch tán (Diffusion) 30
3.1.3 Cấy ion (Ion Implantation) 31
3.1.4 Lắng đọng (Deposition) 32
3.1.5 Ăn mòn (Etching) 32
3.1.6 Quang khắc (Photolithography) 34

3.2 Transistor MOS 37
3.2.1 Cấu trúc vật lý: 37
3.2.2 Nguyên lý hoạt động cơ bản: 38
3.3 Các linh kiện thụ động (Passive component) 44
3.3.1 Tụ điện (Capacitor) 44
3.3.2 Điện trở (Resistor) 48
3.4 Layout mạch tích hợp 49
3.4.1 Vấn đề matching: 50
3.4.2 Layout transistor MOS: 56
3.4.3 Layout điện trở: 58
3.4.4 Layout tụ điện: 59
Chương 4 - MÔ HÌNH THIẾT BỊ MOS 62
3

4.1 Mô hình tín hiệu lớn (Large-Signal Modelling) 62
4.2 Mô hình tín hiệu nhỏ (Small-Signal Modelling) 65
4.2.1 Mô hình tín hiệu nhỏ trong vùng tích cực 65
4.2.2 Mô hình tín hiệu nhỏ trong vùng triốt và cut-off 69
4.3 Các mô hình MOS cao cấp (Advanced MOS Modelling) 71
4.3.1 Các hiệu ứng kênh ngắn (short-channel effects) 71
4.3.2 Hoạt động subthreshold: 74
Chương 5 - THIẾT KẾ DAC 75
5.1 Yêu cầu thiết kế 75
5.2 Sơ đồ khối chức năng 76
5.3 Thiết kế chi tiết của các khối 78
5.3.1 Khối Logic Input 79
5.3.2 Thanh ghi 83
5.3.3 Khối điều khiển (Control Logic) 89
5.3.4 Bộ lập mã thermometer 91
5.3.5 Khối tạo dòng phân cực 97

5.3.6 Khối tạo dòng DAC 99
5.3.7 Khối driver 106
5.3.8 Khối chuyển đổi dòng điện – điện áp 109
5.3.9 Sơ đồ mạch điện, sơ đồ layout và kết quả mô phỏng của chip DAC 113
KẾT LUẬN 122
TÀI LIỆU THAM KHẢO 123
PHỤ LỤC 124
Phụ lục A. Kí hiệu và mô hình của các phần tử mạch điện 124
Phụ lục B. Các mẫu vẽ thể hiện các lớp layout 130
Phụ lục C. Các quy tắc layout của công nghệ CMOS 0.6µm 132
Phụ lục D. Sơ đồ mạch điện và layout của các cổng logic 146
Phụ lục E. Nội dung các file mô phỏng 150















4

DANH MỤC CÁC BẢNG

Bảng 2.1-1 Các mã đầu vào số sử dụng cho các bộ chuyển đổi số-tương tự 19
Bảng 2.6-1 Đầu ra của bộ DAC 6 bit với
REF
V
=5V 26
Bảng 2.7-1 Đầu ra của bộ DAC đường ống với
REF
V
=5V 27
Bảng 3.3-1 Tóm tắt một số đặc tính của các phần tử thụ động của công nghệ CMOS
0.8µm 48

Bảng 5.1-1 Các chỉ định của bộ chuyển đổi số - tương tự 75
Bảng 5.1-2 Các chỉ định định thời của bộ chuyển đổi số - tương tự 76
Bảng 5.2-1 Chức năng của các tín hiệu điều khiển 77
Bảng 5.3.2-1 Hoạt động chức năng của RSFF 84
Bảng 5.3.3-1 Bảng chân lý của khối điều khiển 90
Bảng 5.3.4-1. Bảng chân lý của bộ lập mã Thermometer 92
Bảng 5.3.9-1 Kết quả mô phỏng các chỉ định của DAC 116
Bảng 5.3.9-2 Kết quả mô phỏng chỉ định định thời của DAC ở V
DD
=2,7V và 25
o
C .116

5

DANH MỤC CÁC HÌNH VẼ

Hình 1.1-1 Giao diện giữa thế giới tương tự và bộ xử lý số 10
Hình 1.2-1 Sơ đồ khối của bộ chuyển đổi số - tương tự 11
Hình 1.2-2 Hàm truyền lý tưởng của bộ DAC 3 bit 12
Hình 1.2.1-1 Ví dụ về độ phi tuyến vi phân của bộ DAC 3 bit 13
Hình 1.2.1-2 Đặc tuyến DNL của bộ DAC 3 bit không lý tưởng 14
Hình 1.2.2-1 Cách xác định INL của bộ DAC 15
Hình 1.2.2-2 Ví dụ về INL của bộ DAC 15
Hình 1.2.2-3 Đặc tuyến INL của bộ DAC 3 bit không lý tưởng 16
Hình 1.2.3-1 Minh họa lỗi offset của bộ DAC 3 bit 17
Hình 1.2.4-1 Minh họa lỗi gain của bộ DAC 3 bit 17

Hình 2.2-1 (a) Bộ DAC chuỗi điện trở đơn giản (b) Sử dụng mảng chuyển mạch nhị
phân để giảm dung kháng ký sinh ở đầu ra 20
Hình 2.3-1 Kiến trúc DAC mạng thang điện trở R-2R 21
Hình 2.3-2 Sử dụng chuyển mạch giả để bù điện trở chuyển mạch 22
Hình 2.4-1 Kiến trúc tổng quát của DAC steering dòng điện 22
Hình 2.4-2 DAC steering dòng điện sử dụng các nguồn dòng trọng lượng nhị phân 23
Hình 2.4-3 (a) Đầu ra của bộ DAC steering dòng điện 3 bit và (b) Đầu vào mã
thermometer 23
Hình 2.5-1 (a) DAC tỉ lệ điện tích (b) Mạch tương đương với bit MSB=1, các bit khác
bằng 0 24
Hình 2.6-1 Bộ chuyển đổi số-tương tự tuần hoàn 25
Hình 2.7-1 Bộ chuyển đổi số - tương tự đường ống 26

Hình 3-1 Phân loại công nghệ mạch tích hợp sử dụng chất bán dẫn silíc 28
Hình 3.1-1 Wafer bán dẫn 29
Hình 3.1-2 Sự ôxi hóa 30
Hình 3.1-3 Profile khuếch tán với (a) nguồn tạp chất vô hạn và (b) nguồn tạp chất hữu
hạn 31

Hình 3.1-4 (a) Trước quy trình ăn mòn (b) Sau quy trình ăn mòn 33
Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể (a)
Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang 35
Hình 3.2-1 Cấu trúc vật lý của transistor MOS kênh n và kênh p trong công nghệ giếng
n 38
Hình 3.2-2 Mặt cắt ngang của transistor kênh n với tất cả các cực được nối đất 38
Hình 3.2-3 Mặt cắt ngang của transistor kênh n với
DS
v
nhỏ và
TGS
Vv
>
41
Hình 3.2-4 Khi
DS
v
tăng cho đến khi
TGD
Vv
<
, kênh trở thành pinched off ở drain 43
Hình 3.2-5 Đặc tuyến
DSD
vi
−
của transistor MOS lí tưởng 43
Hình 3.3-1 Các tụ điện MOS (a) Silíc đa tinh thể - ôxít – kênh (b) Silíc đa tinh thể -
ôxít – silíc đa tinh thể (c) Tụ MOS tích lũy (Accumulation MOS capacitor) 45
Hình 3.3-2 Các cách khác nhau để tạo các tụ điện sử dụng các lớp kết nối có sẵn (a)

Cấu trúc các bản cực theo chiều dọc (b) Cấu trúc các bản cực theo chiều ngang 47
Hình 3.3-3 Các điện trở (a) điện trở khuếch tán (b) điện trở silíc đa tinh thể (c) điện trở
giếng n 49
6

Hình 3.4-1 Một số hiệu ứng hai chiều làm cho các kích thước của các phần tử của vi
mạch khác với các kích thước của các mask layout 50
Hình 3.4-2 Minh họa đối tượng A và đối tượng B được matching như thế nào với sự
có mặt của đối tượng C 51
Hình 3.4-3 Các phần tử được đặt trong sự có mặt của một građien (a) Layout không
chung tâm đối xứng (b) Layout chung tâm đối xứng 53
Hình 3.4-4 Tụ điện ở (a) sẽ thay đổi giá trị khi các bản cực di chuyển. Tụ điện ở (b) ít
nhạy cảm với sự di chuyển của các bản cực 54
Hình 3.4-5 Minh họa layout tụ điện sử dụng đa giác để xấp xỉ một hình tròn để tối
thiểu tỉ số chu vi trên diện tích 55
Hình 3.4-6 Kỹ thuật đường Yiannoulos để matching các tụ điện có tỉ số không là số
nguyên 55
Hình 3.4-7 Ví dụ layout một transistor MOS 56
Hình 3.4-8 Ví dụ layout transistor MOS (a) đối xứng gương (b) PLI (c) hai transistor
chia sẻ một source chung và được layout để đạt được cả PLI và common-centriod (d)
Layout thu gọn của (c) 57
Hình 3.4-9 Ví dụ layout (a) điện trở khuếch tán hoặc điện trở silíc đa tinh thể và (b)
điện trở giếng 58
Hình 3.4-10 Dòng điện trong thanh dẫn điện 59
Hình 3.4-11 Ví dụ layout của (a) tụ điện 2 lớp silíc đa tinh thể (b) tụ điện 3 lớp kim
loại 61

Hình 4.1-1 Quy ước dấu dương cho transistor MOS (a) kênh n và (b) kênh p 62
Hình 4.1-2 Đặc tuyến ra của transistor MOS kênh n 64
Hình 4.1-3 Mô hình tín hiệu lớn của transistor MOS kênh n 64

Hình 4.2-1 Mô hình tín hiệu nhỏ của transistor MOS trong vùng tích cực 65
Hình 4.2-2 Mặt cắt của transistor MOS với các dung kháng tín hiệu nhỏ 67
Hình 4.2-3 Mô hình RC phân tán cho transistor trong vùng triốt 69
Hình 4.2-4 Mô hình đơn giản cho transistor trong vùng triốt với V
DS
nhỏ 70
Hình 4.2-5 Mô hình tín hiệu nhỏ của transistor trong vùng cut-off 71
Hình 4.3-1 Mô hình transistor MOS kênh n với sự giảm độ linh động 72
Hình 4.3-2 Dòng điện drain – đế bị gây ra bởi các cặp điện tử - lỗ trống được tạo bởi
sự iôn hóa do va chạm ở đầu cuối drain của kênh 73

Hình 5.1-1 Sơ đồ định thời cho ghi dữ liệu song song 76
Hình 5.2-1 Sơ đồ khối chức năng của bộ chuyển đổi số - tương tự 76
Hình 5.2-2 Sơ đồ định thời cho việc ghi dữ liệu số vào thanh ghi đầu vào (I/P REG) và
thanh ghi DAC (DAC REG) 78
Hình 5.3.1-1 Kí hiệu (a) và sơ đồ mạch (b) của khối Logic Input 80
Hình 5.3.1-2 Kí hiệu (a) và sơ đồ mạch (b) của mạch logic_in 80
Hình 5.3.1-3 Đặc tuyến truyền đạt của trigơ Schmitt 81
Hình 5.3.1-4 Kết quả mô phỏng ngưỡng logic của mạch logic_in ở VDD = 3V và
VDD = 5V 82
Hình 5.3.1-5 Kết quả mô phỏng đặc tính chuyển mạch của mạch logic_in ở VDD = 3V
82
Hình 5.3.1-6 Sơ đồ layout của mạch logic_in 83
Hình 5.3.1-7 Sơ đồ layout của khối Logic Input 83
Hình 5.3.2-1 Kí hiệu (a) và sơ đồ mạch (b) của DFF1 84
7

Hình 5.3.2-2 Kết quả mô phỏng hoạt động của DFF1 85
Hình 5.3.2-3 Sơ đồ layout của DFF1 85
Hình 5.3.2-4 Kí hiệu (a) và sơ đồ mạch (b) của DFF2 86

Hình 5.3.2-5 Kết quả mô phỏng hoạt động của DFF2 86
Hình 5.3.2-6 Sơ đồ layout của DFF2 87
Hình 5.3.2-7 Kí hiệu (a) và sơ đồ mạch (b) của thanh ghi đầu vào 87
Hình 5.3.2-8 Sơ đồ layout của thanh ghi đầu vào 88
Hình 5.3.2-9 Kí hiệu (a) và sơ đồ mạch (b) của thanh ghi 15bits 89
Hình 5.3.2-10 Sơ đồ layout của thanh ghi 15bits 89
Hình 5.3.3-2 Kết quả mô phỏng hoạt động của khối điều khiển 91
Hình 5.3.3-3 Sơ đồ layout của khối điều khiển 91
Hình 5.3.4-1 Tối thiểu hóa sử dụng bảng Karnaugh 93
Hình 5.3.4-2 Sơ đồ mạch của bộ lập mã Thermometer 95
Hình 5.3.4-3 Kết quả mô phỏng hoạt động của bộ lập mã Thermometer 96
Hình 5.3.4-4 Sơ đồ layout của bộ lập mã Thermometer 96
Hình 5.3.5-1 Sơ đồ mạch của khối tạo dòng phân cực (IBIAS) 97
Hình 5.3.5-2 Kết quả mô phỏng dòng I
Q
theo điện áp nguồn cung cấp của khối tạo
dòng phân cực 99
Hình 5.3.5-3 Sơ đồ layout của khối tạo dòng phân cực 99
Hình 5.3.6-1 Sơ đồ mạch của mạch tạo điện áp phân cực 100
Hình 5.3.6-2 Kết quả mô phỏng vòng hở của mạch tạo điện áp phân cực 102
Hình 5.3.6-3 Sơ đồ layout của mạch tạo điện áp phân cực 102
Hình 5.3.6-4 Kí hiệu (a) và sơ đồ mạch (b) của nguồn dòng Iunit 103
Hình 5.3.6-5 Kí hiệu (a) và sơ đồ mạch (b) của nguồn dòng 16Iunit 104
Hình 5.3.6-6 Sơ đồ layout của nguồn dòng Iunit 105
Hình 5.3.6-7 Sơ đồ layout của nguồn dòng 16Iunit 105
Hình 5.3.6-8 Kí hiệu (a) và sơ đồ mạch (b) của khối nguồn dòng Current1x_group .105
Hình 5.3.6-9 Kí hiệu (a) và sơ đồ mạch (b) của khối nguồn dòng Current16x_group
106
Hình 5.3.6-10 Sơ đồ layout của khối nguồn dòng Current1x_group 106
Hình 5.3.6-11 Sơ đồ layout của khối nguồn dòng Current16x_group 106

Hình 5.3.7-1 Sơ đồ mạch driver của (a) nguồn dòng Iunit và (b) nguồn dòng 16Iunit
107
Hình 5.3.7-2 Kí hiệu (a) và sơ đồ mạch (b) của Driver1x 107
Hình 5.3.7-3 Kí hiệu (a) và sơ đồ mạch (b) của Driver16x 108
Hình 5.3.7-4 Sơ đồ layout của driver cho nguồn dòng Iunit 108
Hình 5.3.7-5 Sơ đồ layout của driver cho nguồn dòng 16Iunit 108
Hình 5.3.7-6 Sơ đồ layout của Driver1x 109
Hình 5.3.8-1 Sơ đồ mạch của khối chuyển đổi dòng điện – điện áp 109
Hình 5.3.8-2 Sơ đồ mạch của mạch OAMP 111
Hình 5.3.8-3 Kết quả mô phỏng vòng hở của khối I/V trong trường hợp V
OUT
= V
REF
,
C
L
=100pF, R
L
=∞ 112
Hình 5.3.8-4 Sơ đồ layout của mạch OAMP 112
Hình 5.3.9-1 Sơ đồ toàn mạch của bộ chuyển đổi số - tương tự 8 bit 114
Hình 5.3.9-2 Sơ đồ chân ra của bộ chuyển đổi số - tương tự 8 bit 115
Hình 5.3.9-3 Kết quả mô phỏng điện áp ra tương tự theo từ mã số đầu vào ở
V
DD
=3,3V, V
REF
=V
DD
/2,C

L
=100pF, R
L
=10kΩ 116
8

Hình 5.3.9-4 Kết quả mô phỏng thời gian thiết lập của điện áp ra tương tự ở
V
DD
=5,5V, V
REF
=V
DD
/2,C
L
=100pF, R
L
=10kΩ, D7-D0 thay đổi từ 00h tới FFh 117
Hình 5.3.9-5 Kết quả mô phỏng thời gian thiết lập của điện áp ra tương tự ở
V
DD
=2,7V, V
REF
=V
DD
/2,C
L
=100pF, R
L
=10kΩ, D7-D0 thay đổi từ 00h tới FFh 117

Hình 5.3.9-6 Kết quả mô phỏng ảnh hưởng của điện áp nguồn lên điện áp đầu ra tương
tự ở V
DD
=3,3V, V
REF
=V
DD
/2,V
OUT
=V
REF
, C
L
=100pF, R
L
=10kΩ 118
Hình 5.3.9-7 Kết quả mô phỏng dòng tiêu thụ của chip DAC ở V
DD
=3,3V và
V
DD
=5,5V (V
REF
=V
DD
/2,V
OUT
=V
REF
, C

L
=100pF, R
L
=∞) 118
Hình 5.3.9-8 Kết quả mô phỏng dòng tiêu thụ và điện áp đầu ra của chip DAC ở chế
độ power-down (V
DD
=5,5V, nhiệt độ 105
o
C) 119
Hình 5.3.9-9 Kết quả mô phỏng chip DAC thoát khỏi chế độ power-down (V
DD
=5,5V,
V
REF
=V
DD
/2,V
OUT
=V
REF
, C
L
=100pF, R
L
=10kΩ) 119
Hình 5.3.9-10 Kết quả mô phỏng đặc tính định thời của DAC 120
Hình 5.3.9-11 Sơ đồ layout của chip DAC 8 bit 121

Hình A-1 Kí hiệu của các phần tử mạch điện 124

Hình B-1 Các mẫu vẽ thể hiện các lớp layout……………………………………….130
Hình D1-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng đảo 146
Hình D1-2 Sơ đồ layout của cổng đảo 146
Hình D2-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 2 đầu vào 147
Hình D2-2 Sơ đồ layout của cổng và đảo 2 đầu vào 147
Hình D2-3 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 3 đầu vào 148
Hình D2-4 Sơ đồ layout của cổng và đảo 3 đầu vào 148
Hình D3-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng cộng đảo 2 đầu vào 149
Hình D3-2 Sơ đồ layout của cổng cộng đảo 2 đầu vào 149

9


MỞ ĐẦU


Các bộ chuyển đổi dữ liệu cung cấp liên kết giữa thế giới thế giới tương tự và
các hệ thống số và được thực hiện bởi các phương tiện là các mạch lấy mẫu, các bộ
chuyển đổi tương tự - số và các bộ chuyển đổi số - tương tự. Với sự tăng sử dụng tính
toán và xử lý tín hiệu số trong các ứng dụng như xử lý ảnh, đo lường, điện tử tiêu dùng
và truyền thông, các hệ thống chuyển đổi dữ liệu ngày càng được mở rộng và phát
triển.
Mục tiêu của luận văn này là đưa ra một thiết kế cụ thể chip biến bổi số - tương
tự 8 bit trên công nghệ bán dẫn CMOS. Nội dung của luân văn bao gồm 5 chương:

- Chương 1 Tổng quan về chuyển đổi số - tương tự
Trình bày vị trí, vai trò, các thông số của bộ chuyển đổi số - tương tự
- Chương 2 Các kiến trúc cơ bản của bộ chuyển đổi tương tự - số
Trình bày sơ đồ, nguyên lý hoạt động, các ưu nhược điểm của các kiến
trúc của bộ chuyển đổi số - tương tự
- Chương 3 Tổng quan về công nghệ CMOS
Trình bày các kiến thức cơ bản của công nghệ bán dẫn CMOS cần thiết
cho người thiết kế, đó là các quy trình sản xuất bán dẫn, cấu trúc và nguyên
lý hoạt động cơ bản của thiết bị bán dẫn CMOS, vấn đề layout mạch tích
hợp

- Chương 4 Mô hình thiết bị MOS
Trình bày các mô hình của transistor MOS, là cơ sở cho việc tính toán và
mô phỏng mạch điện
- Chương 5 Thiết kế DAC
Phần này trình bày chi tiết các tính toán, kết quả mô phỏng và sơ đồ
layout của chip DAC 8 bit theo kiến trúc steering dòng điện

Tác giả xin gửi lời cảm ơn chân thành và sâu sắc đến Phó giáo sư – Tiến sĩ Trần
Quang Vinh, thầy đã giành nhiều thời gian, tâm huyết hướng dẫn nghiên cứu để tác giả
có thể hoàn thiện bản luận văn này.













10

Chương 1 - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ
1.1 Giới thiệu:
Sự phát triển của xử lý tín hiệu số và tính toán số trong các hệ thống điện tử
được mô tả là "thế giới trở nên số hơn mỗi ngày". So sánh với các mạch tương tự
(analog circuit) cùng chức năng, các mạch số có khả năng chống nhiễu (noise) tốt hơn,

sự thay đổi của nguồn nuôi và công nghệ. Mạch số cho phép thiết kế dễ dàng hơn, có
khả năng tự động kiểm tra (test automation), và cho phép khả năng lập trình nhiều hơn.
Nhưng yếu tố cơ bản đã làm cho các mạch số và bộ xử lý số có mặt trong tất cả các
mặt của cuộc sống là chất lượng (performance) vượt trội của các mạch số, là kết quả
của sự tiến bộ của các công nghệ mạch tích hợp, nhất là công nghệ mạch tích hợp
VLSI (VLSI – Very Large Scale Integration). Nó cho phép các mạch số thế hệ mới đạt
được tốc độ cao hơn, tích hợp nhiều chức năng hơn trên chip, công suất tiêu tán thấp
hơn, giá thành rẻ hơn, v.v
Với những ưu điểm như vậy, mạch số ngày càng thay thế các mạch tương tự
cùng chức năng. Tuy nhiên, các mạch số không thể thay thế hoàn toàn được các mạch
tương tự vì những yếu tố sau:
(1) Bản chất tín hiệu xảy ra trong tự nhiên là tương tự (analog)
(2) Con người nhận thức và nhớ được thông tin ở dạng tương tự
Hơn nữa, dưới tác động của trên môi trường truyền dẫn, tín hiệu số có thể bị suy giảm
đến mức chúng trở thành so sánh được với nhiễu, lúc đó cần thiết phải xem chúng như
các tín hiệu tương tự.

Hình 1.1-1 Giao diện giữa thế giới tương tự và bộ xử lý số

Để bộ xử lý số có thể "giao tiếp" với thế giới tương tự, các mạch thu thập và tái tạo lại
dữ liệu phải được sử dụng. Phía front end sử dụng các bộ chuyển đổi tương tự - số
(ADCs) để thu thập và số hóa tín hiệu. Phía back end sẽ sử dụng các bộ chuyển đổi số
(Front end) (Back end)
Thế giới
tương tự
Chuyển đổi
tương tự - số

Bộ xử lý số
Chuyển đổi

số- tương tự
0 1 1

1 0 1

0 0 0

0 1 1

1 0 1

0 0 0

11

- tương tự (DACs) để thực hiện chức năng ngược lại, đó là tái tạo lại tín hiệu tương tự
từ tín hiệu số. Quá trình này được minh họa ở hình 1.1-1.
Các giao diện chuyển đổi dữ liệu (data conversion interface) được ứng dụng nhiều
trong các sản phẩm tiêu dùng cũng như các hệ thống chuyên dụng như là máy chơi đĩa
CD (compact disc player), máy quay, điện thoại, modem, và truyền hình độ phân giải
cao (high-definition television: HDTV), hệ thống hiển thị hình ảnh trong y học, hệ
thống xử lý tiếng nói, dụng cụ đo đạc, hệ thống điều khiển công nghiệp và rađa, v.v…

1.2 Các thông số của bộ chuyển đổi số-tương tự


Hình 1.2-1 Sơ đồ khối của bộ chuyển đổi số - tương tự

Hình 1.2-1 là sơ đồ khối của bộ chuyển đổi số-tương tự (Chú ý: đầu ra của bộ
chuyển đổi số - tương tự có thể là điện áp hoặc dòng điện. Ở đây, vì mục đích miêu tả

các thông số của bộ chuyển đổi số - tương tự nên ta giả sử tín hiệu tương tự ở đầu ra là
điện áp)

Mỗi từ mã N bit ở đầu vào bộ DAC, kí hiệu là
110
, ,,
−N
DDD
, được ánh xạ tới
một giá trị điện áp tương tự
OUT
v
.
OUT
v
được xác định như sau:
REFOUT
FVv
=

trong đó:

REF
V
là tín hiệu điện áp chuẩn.

F
là hệ số được xác định bởi giá trị của từ mã
D
,(

∑
−
=
=
1
0
2
N
i
i
D
)
N
D
F
2
=


Ví dụ bộ D/A 3 bit, với
D
=100
(2)
=4
(10)
và
REF
V
=5V thì
8

4
2
100
3
2
==F
, và
VFVv
REFOUT
5,25.
8
4
===


Bộ chuyển đổi
số - tương tự
D
N-1
D
1
D
0
D
N-2
MSB

LSB

V

REF

V
OUT
12

Bằng việc vẽ đồ thị
OUT
v
phụ thuộc vào từ mã
D
, ta sẽ có đồ thị hàm truyền của
bộ D/A

Hình 1.2-2 Hàm truyền lý tưởng của bộ DAC 3 bit

Hình 1.2-2 là đồ thị hàm truyền của bộ DAC 3 bit (Digital input code: mã đầu
vào số, Ideal output voltage increment: độ chênh lệch điện áp ra lý tưởng của hai từ mã
liên tiếp nhau, Ideal slope: độ dốc lý tưởng). Ở đây giá trị trục tung được chuẩn hóa
theo
REF
V
.
Ta thấy rằng đồ thị hàm truyền của bộ DAC là tập hợp các điểm rời rạc bởi
vì đầu vào là các từ mã với bản chất là tín hiệu rời rạc.

Điện áp đầu ra của bộ DAC luôn nhỏ hơn giá trị
REF
V
, giá trị lớn nhất, còn được gọi là

điện áp toàn thang (Full scale voltage:
FS
V
) được xác định theo biểu thức sau:

REF
N
N
FS
VV .
2
12 −
=


Bit ít ý nghĩa nhất (Least significant bit: LSB) là bit ngoài cùng bên phải của từ mã và
được kí hiệu là
0
D
. LSB xác định lượng thay đổi nhỏ nhất có thể của điện áp đầu ra
tương tự. 1 LSB được xác định như sau:
N
REF
V
LSB
2
1 =

Ví dụ với bộ D/A 3 bit có
REF

V
= 5V thì 1LSB=5/8=0,625V

Bit có ý nghĩa nhất (Most significant bit: MSB) là bit ngoài cùng bên trái của từ mã,
được ký hiệu là
1
−N
D
. Khi bit này thay đổi thì điện áp tương tự ở đầu ra thay đổi một
lượng tương ứng bằng 1/2
REF
V
.
13


Độ phân giải (Resolution): Đây là đại lượng được xác định bởi số bit của từ mã. Nó
cho biết sự thay đổi nhỏ nhất có thể của tín hiệu tương tự ở đầu ra đối với một tín hiệu
chuẩn
REF
V
. Ví dụ một bộ DAC 8 bit có thể tạo 2
8
=256 mức điện áp ra khác nhau, vì
vậy có độ phân giải là 1/256≈0,0039 hay 0,39%.
1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL)

Là hiệu giữa độ chênh lệch thực tế và độ chênh lệch lý tưởng (bằng 1LSB) ở
đầu ra của hai từ mã liên tiếp. DNL tại từ mã n được xác định theo biểu thức sau:

LSBnvnvDNL
OUTOUTn
−
−
−
=
)]1()([


trong đó
)(nv
OUT
là giá trị ở đầu ra thực tế của bộ DAC tại từ mã n
Ví dụ:


Hình 1.2.1-1 Ví dụ về độ phi tuyến vi phân của bộ DAC 3 bit

Hình 1.2.1-1 cho ví dụ về DNL (Ideal height: độ chênh lệch điện áp ra lí tưởng
của hai từ mã liên tiếp). Tại từ mã 001, giá trị thực tế bằng giá trị lý tưởng vì vậy
DNL
1
=0. Tương tự, ta có DNL
2
=0. Tại từ mã 011, mức chêch lệch giữa từ mã 011 và
từ mã kề nó là từ mã 010 bằng 1,5 lần LSB vì thế DNL
3
=1,5 LSB-1 LSB=0,5 LSB.

Tương tự, ta xác định được giá trị DNL cho các từ mã còn lại là:

DNL
4
=0,5 LSB-1 LSB=-0,5 LSB
DNL
5
=0,25 LSB-1 LSB=-0,75 LSB
14

DNL
6
=1,75 LSB-1 LSB=0,75 LSB
DNL
7
=1 LSB-1 LSB=0 LSB

Nói chung thì một bộ DAC sẽ có DNL nhỏ hơn ± ½ LSB nếu nó có độ chính
xác N bit. Vì vậy một bộ DAC 5 bit với DNL=0,75 LSB thực tế có độ phân giải của bộ
DAC 4 bit mà thôi. Nếu DNL của một bộ DAC nhỏ hơn -1LSB, thì bộ DAC đó được
cho rằng là nonmonotonic (không đơn điệu), nghĩa là điện áp tương tự ở đầu ra không
luôn luôn tăng khi từ mã số ở đầu vào tăng. Bộ DAC nên luôn có tính monotonic nếu
muốn thực hiện chức năng không có lỗi. Dưới đây là đồ thị DNL của bộ DAC 3 bit có
hàm truyền ở hình 1.2.1-2.

Hình 1.2.1-2 Đặc tuyến DNL của bộ DAC 3 bit không lý tưởng

1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL)

INL được định nghĩa là hiệu giữa giá trị ở đầu ra bộ chuyển đổi và giá trị của
điểm tương ứng nằm trên đường thẳng tham chiếu nối giữa giá trị đầu tiên và giá trị
cuối cùng ở đầu ra của bộ chuyển đổi. Thông số này xác định độ tuyến tính của đặc

tuyến hàm truyền của bộ chuyển đổi số-tương tự. Biểu thức xác định INL tại từ mã n,
kí hiệu là INL
n
, là như sau:

INL
n
= Giá trị đầu ra bộ DAC tại từ mã n – Giá trị của điểm tương ứng trên đường
tham chiếu tại từ mã n

15



Hình 1.2.2-1 Cách xác định INL của bộ DAC

Ví dụ về INL:

Hình 1.2.2-2 Ví dụ về INL của bộ DAC


Đầu tiên đường tham chiếu được vẽ qua giá trị đầu tiên và giá trị cuối cùng (Straight-
line through first and last output points). INL bằng 0 đối với các mã mà ở đó giá trị
đầu ra nằm trên đường tham chiếu này, vì thế INL
2
= INL
4
= INL
6
= INL

7
= 0. Chỉ các
đầu ra tương ứng với mã 001, 011 và 101 là không nằm trên đường tham chiếu. Ở mã
001 và 011, giá trị đầu ra đều lớn hơn giá trị đường tham chiếu một lượng là ½ LSB, vì
thế INL
1
= INL
3
= 0,5 LSB. Tương tự INL
5
= -0,75 LSB

16



Hình 1.2.2-3 Đặc tuyến INL của bộ DAC 3 bit không lý tưởng

Cũng có một số phương pháp khác được sử dụng để đo INL. Có phương pháp so sánh
giá trị đầu ra với đường tham chiếu lí tưởng (chính là đặc tuyến hàm truyền lý tưởng
của bộ DAC), không tính đến vị trí của giá trị đầu ra đầu tiên và giá trị đầu ra cuối
cùng. Nếu bộ DAC có lỗi gain (gain error) hoặc lỗi offset (offset error), thì những lỗi
này cũng được bao hàm trong INL.
Phương pháp khác, được gọi là phương pháp "best-fit", cố gắng tối thiểu INL bằng
cách xây dựng đường tham khảo sao cho nó đi qua gần nhất có thể đối với phần lớn
các giá trị đầu ra. Mặc dù phương pháp này tối thiểu INL nhưng nó vẫn không được sử
dụng rộng rãi bằng phương pháp trong đó đường tham chiếu là đường thẳng nối giá trị
đầu ra đầu tiên và giá trị đầu ra cuối cùng.

1.2.3 Độ lệch không (Offset)

Một cách lí tưởng, đầu ra tương tự sẽ là 0V khi giá trị từ mã số D = 0. Tuy nhiên một
offset tồn tại nếu điện áp đầu ra tương tự không bằng không. Điều này dẫn tới hàm
truyền bị dịch như minh họa ở hình 1.2.3-1.

17


Hình 1.2.3-1 Minh họa lỗi offset của bộ DAC 3 bit

1.2.4 Lỗi gain (Gain Error)

Một lỗi gain (Gain Error) tồn tại nếu độ dốc (slope) của đường best-fit qua hàm truyền
khác độ dốc của đường best-fit đối với trường hợp lí tưởng. Lỗi gain được xác định
theo biểu thức sau:
Gain error = Độ dốc lý tưởng(ideal slope) – Độ dốc thực tế (actual slope)

Hình 1.2.4-1 Minh họa lỗi gain của bộ DAC 3 bit


18

1.2.5 Độ trễ (Latency)

Là khoảng thời gian từ lúc từ mã số đầu vào thay đổi đến thời điểm giá trị đầu ra tương
tự đạt tới giá trị thiết lập với một sai số chỉ định.

1.2.6 Tỉ số tín hiệu trên tạp âm (Signal-to-Noise Ratio, SNR)

SNR được xác định bằng tỉ số công suất tín hiệu trên tạp âm ở đầu ra tương tự

1.2.7 Dải động (Dynamic Range, DR)

Dải động được xác định bằng tỉ số tín hiệu ra lớn nhất trên tín hiệu ra nhỏ nhất. Dải
động của bộ DAC N bit bằng:
dBLogDR
N








−
=
1
12
20

Ví dụ bộ DAC 16 bit sẽ có dải động là 96,33dB

19

Chương 2 - CÁC KIẾN TRÚC CƠ BẢN CỦA BỘ CHUYỂN ĐỔI SỐ -
TƯƠNG TỰ
2.1 Mã đầu vào số (Digital Input Code)

Trong nhiều trường hợp, tín hiệu số không được cung cấp ở dạng mã nhị phân
(binary code) mà ở dạng mã khác như mã BCD (Binary-Coded Decimal), mã
thermometer, mã Gray, số bù hai (two's complement),v.v…[1] Dưới đây là bảng so
sánh các mã này.

Số thập phân

Mã nhị phân

Mã Thermometer

Mã Gray

Số bù hai

0 000 0000000 000 000
1 001 0000001 001 111
2 010 0000011 011 110
3 011 0000111 010 101
4 100 0001111 110 100
5 101 0011111 111 011
6 110 0111111 101 010
7 111 1111111 100 001
Bảng 2.1-1 Các mã đầu vào số sử dụng cho các bộ chuyển đổi số-tương tự

2.2 Kiến trúc chuỗi điện trở ( Resistor String)

Kiến trúc DAC cơ bản nhất [6,9,10] được vẽ ở hình 2.2-1a. Kiến trúc này bao
gồm một chuỗi điện trở với 2
N
điện trở giống nhau và các chuyển mạch, đầu ra tương
tự đơn giản một trong những giá trị điện áp được tạo ra nhờ sự phân áp của các điện
trở.

Chú ý rằng một bộ giải mã N:2
N
sẽ được yêu cầu để cung cấp 2
N
tín hiệu điều
khiển viêc đóng mở các chuyển mạch. Kiến trúc này cho độ chính xác cao, với điều

kiện là dòng tải (hay dòng ra) không được yêu cầu và giá trị của các điện trở phải nằm
trong khoảng sai số chỉ định của bộ chuyển đổi. Một ưu điểm lớn của kiến trúc này là
đầu ra sẽ luôn được đảm bảo tính monotonic.

Một vấn đề với bộ chuyển đổi loại này là đầu ra bộ chuyển đổi luôn được kết
nối tới 2
N
chuyển mạch, trong đó chỉ có môt chuyển mạch được đóng. Đối với độ phân
giải cao, số lượng chuyển mạch sẽ rất lớn vì vậy sẽ tồn tại một lượng lớn dung kháng
ký sinh xuất hiện ở nút ra, hệ quả là tốc độ chuyển đổi sẽ giảm đi. Một cấu hình khác
tốt hơn cho bộ DAC dạng chuỗi điện trở được vẽ ở hình 2.2-1b. Ở đây, một mảng
20

chuyển mạch được tổ chức theo dạng cây nhị phân đảm bảo rằng đầu ra được kết nối
tới một chuyển mạch đóng và một chuyển mạch mở, vì vậy dung kháng ký sinh ở nút
ra sẽ nhỏ hơn, vì thế tăng tốc độ chuyển đổi. Tín hiệu điều khiển mảng chuyển mạch là
từ nhị phân đầu vào vì cấu trúc tổ chức dạng cây của mảng chuyển mạch.

Một vấn đề khác đối với DAC dạng chuỗi điện trở là sự cân bằng giữa diện tích
và công suất tiêu tán của bộ chuyển đổi. Đối với độ phân giải cao, bộ chuyển đổi sẽ
chiếm diện tích chip lớn bởi vì một số lượng lớn các thành phần thụ động (passive
components), là các điện trở. Mặc dù có thể giảm giá trị của các điện trở để tối thiểu
diện tích chip, nhưng khi đó công suất tiêu tán sẽ trở thành vấn đề quyết định vì dòng
điện luôn chảy qua chuỗi điện trở trong toàn bộ khoảng thời gian bộ chuyển đổi hoạt
động.

Hình 2.2-1 (a) Bộ DAC chuỗi điện trở đơn giản (b) Sử dụng mảng chuyển mạch nhị
phân để giảm dung kháng ký sinh ở đầu ra

2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network)

Cấu hình này [6,9,10] sử dụng ít điện trở hơn cấu hình chuỗi điện trở đã xét ở
trên. Nó bao gồm một mạng các điện trở R và 2R xen kẽ nhau như trong hình vẽ 2.3-1
21


Hình 2.3-1 Kiến trúc DAC mạng thang điện trở R-2R

Bắt đầu từ đầu cuối cùng bên phải của mạng, trở kháng nhìn vào bên phải của
bất ký nút nào tới đất (ground) đều là 2R. Đầu vào số quyết định liệu mỗi điện trở sẽ
được chuyển mạch tới đất (ground) hoặc tới đầu vào đảo của bộ khuyếch đại thuật
toán. Điện áp tại mỗi nút liên hệ với
REF
V
theo mối quan hệ trọng lượng nhị phân
(binary-weighted relationship) được tạo nên bởi đặc tính chia áp của mạng thang điện
trở này. Tổng dòng điện chảy từ
REF
V
là không đổi, vì điện thế tại đầu dưới của mỗi
điện trở được chuyển mạch luôn là 0V (hoặc ground hoặc đất ảo(virtual ground)). Vì
thế, điện áp các nút sẽ không đổi đối với bất kỳ giá trị nào của đầu vào số (như thể
hiện ở hình 2.3-1, nó có dạng
i
REF
V
2
, với
Ni ,1=
).

Điện áp ra,
OUT
v
, phụ thuộc vào dòng điện chảy qua điện trở hồi tiếp R
F
như sau:
FTOTOUT
Riv .
−
=
(2.3-1)
trong đó
TOT
i
là tổng dòng điện,giá trị của nó được xác định bởi đầu vào số:
∑
−
=
−
=
1
0
2
1
.
2
.
N
k
kN

REF
kTOT
R
V
Di
(2.3-2)
với
k
D
là bit thứ k của từ mã đầu vào với một giá trị hoặc là 0 hoặc là 1.

Giống như kiến trúc chuỗi điện trở, kiến trúc này cũng yêu cầu matching tốt để đảm
bảo độ chính xác cho bộ chuyển đổi. Vì thế, điện trở của các chuyển mạch phải nhỏ,
hay là điện áp rơi trên mỗi chuyển mạch phải nhỏ để giảm thiểu lỗi chuyển đổi. Một
cách để loại bỏ vấn đề này là thêm các chuyển mạch giả (dummy) như thể hiện ở hình
2.3-2. Các chuyển mạch dummy này có trở kháng bằng một nửa trở kháng của chuyển
mạch thực (
R
∆
), và chúng được đặt nối tiếp với mỗi điện trở nằm ngang có giá trị là
R. Tổng trở kháng của bất kỳ nhánh ngang, kí hiệu R', là:
2
'
R
RR
∆
+=
(2.3-3)
Trở kháng của bất kỳ nhánh dọc là
R

R
∆
+
2
, nó bằng 2 lần giá trị của nhánh ngang. Vì
vậy quan hệ
''
2
R
R
−
vẫn được duy trì.
22



Hình 2.3-2 Sử dụng chuyển mạch giả để bù điện trở chuyển mạch

2.4 Kiến trúc Steering dòng điện ( Current Steering)

Hình 2.4-1 minh họa cấu hình tổng quát cho bộ chuyển đổi số - tương tự kiểu
current steering [6,10]. Cấu hình này yêu cầu một tập các nguồn dòng, mỗi nguồn
dòng có giá trị dòng điện là
I
. Bộ DAC N bit sẽ có 2
N
-1 nguồn dòng, đi liền với
chúng là tập 2
N
-1 chuyển mạch được điều khiển bởi các tín hiệu nhị phân

22
10
, ,,
−
N
DDD
. Tín hiệu điều khiển này sẽ quyết định nguồn dòng tương ứng được kết
nối tới
OUT
i
hoặc nút khác (trong trường hợp này là ground). Dòng ra tổng,
OUT
i
, có dải
giá trị là:
Ii
N
OUT
).12(0 −≤≤
(2.4-1)


Hình 2.4-1 Kiến trúc tổng quát của DAC steering dòng điện

Đầu vào số có dạng của mã thermometer. Mã này sẽ là tất cả 1 từ bit LSB đến
giá trị của bit thứ k,
k
D
, và tất cả là 0 ở trên nó. Vì vậy cấu hình này yêu cầu sử dụng
bộ lập mã thermometer.

Một kiến trúc current steering khác được vẽ ở hình 2.4-2

23


Hình 2.4-2 DAC steering dòng điện sử dụng các nguồn dòng
trọng lượng nhị phân.

Kiến trúc này sử dụng các nguồn dòng trọng lượng nhị phân, vì thế chỉ yêu cầu
N nguồn dòng. Vì các dòng là trọng lượng nhị phân nên mã đầu vào có thể là mã nhị
phân đơn giản, không phải sử dụng bộ lập mã thermometer.

Một ưu điểm của DAC current steering là khả năng drive dòng cao.Vì không
cần bộ đệm ở đầu ra để drive tải điện trở nên những DAC này thường được sử dụng
trong các ứng dụng tốc độ cao. Độ chính xác cần thiết để tạo độ phân giải cao phụ
thuộc vào mức độ matching của các nguồn dòng. Ví dụ, nếu một bộ DAC 13 bit được
thiết kế sử dụng kiến trúc này, thì sẽ có 2
13
-1=8191 nguồn dòng "cư trú" trong chip
(một số lượng không hề nhỏ). Đối với các nguồn dòng trọng lượng nhị phân (binary-
weight), chỉ 13 nguồn dòng được yêu cầu nhưng giá trị dòng của nguồn dùng lớn nhất
sẽ gấp 2
N-1
= 2
13-1
= 4096 lần nguồn dòng nhỏ nhất. Nếu dòng điện nhỏ nhất,
I
, được
chọn là 5µA, thì nguồn dòng lớn nhất sẽ là 20,48mA !

Hình 2.4-3 (a) Đầu ra của bộ DAC steering dòng điện 3 bit
và (b) Đầu vào mã thermometer

Một vấn đề khác của kiến trúc này là có glitch lớn ở đầu ra khi từ mã số ở đầu
vào thay đổi. Vì các nguồn dòng được kết nối song song, nếu một trong các nguồn
24

dòng được ngắt, nguồn dòng khác được dẫn thì một glitch có thể xảy ra ở đầu ra nếu
việc đồng bộ sao cho cả hai nguồn dòng được dẫn hoặc ngắt cùng một thời điểm
không được thực hiện chính xác.

2.5 DAC tỷ lệ điện tích (Charge Scaling DAC)

DAC tỷ lệ điện tích [6,9,10] là kiến trúc DAC được sử dụng phổ biến trong
công nghệ CMOS, sơ đồ của nó được vẽ ở hình 2.5-1a. Kiến trúc bao gồm một mảng
song song của các tụ điện trọng lượng nhị phân, có tổng là
C
N
2
, được nối tới một bộ
khuếch đại thuật toán. Ban đầu các tụ được xả điện hoàn toàn, mỗi tụ điện sẽ được
chuyển mạch hoặc tới
REF
V
hoặc tới đất (ground) phụ thuộc vào từ mã số đầu vào.
Điện áp tương tự ở đầu ra,
OUT
v
, là hàm của sự chia áp giữa các tụ điện này.

Hình 2.5-1b là mạch tương đương trong trường hợp bit MSB=1, còn các bit
khác bằng 0. Dễ thấy
OUT
v
trong trường hợp này bằng:
2
2
2
2
.
11
1
REF
NN
N
REFOUT
V
C
C
C
Vv =
+
=
−−
−
(2.5-1)


Hình 2.5-1 (a) DAC tỉ lệ điện tích (b) Mạch tương đương với bit MSB=1,

các bit khác bằng 0

Biểu thức tông quát của
OUT
v
do mỗi tụ điện là như sau:
REF
Nk
REF
N
k
OUT
VV
C
C
v .2.
2
2
−
==
(2.5-2)