Một số câu hỏi môn Điện tử số ppt

Một số câu hỏi môn Điện tử số
1. Cho số biểu diễn ở mã thừa 3: 1001. Nh vậy, giá trị thập phân của nó là:
a. 4
b. 5
c. 6
d. Không tồn tại
2. Cho số biểu diễn ở mã Gray: 0101. Nh vậy, giá trị thập phân của nó là:
a. 5
b. 6
c. 7
d. 8
3. Đối với hàm AND, phát biểu nào sau đây là đúng:
a. Chỉ cho giá trị 1 khi tất cả các biến có giá trị 1
b. Chỉ cho giá trị 1 khi tất cả các biến có giá trị 0
c. Chỉ cho giá trị 0 khi tất cả các biến có giá trị 0
d. Chỉ cho giá trị 0 khi tất cả các biến có giá trị 1
4. Đối với hàm XOR (hai biến), phát biểu nào sau đây là sai:
a. Cho giá trị 0 khi hai biến bằng nhau
b. Cho giá trị 0 khi hai biến khác nhau
c. Cho giá trị 1 khi chỉ một trong hai biến bằng 0
d. Cho giá trị 1 khi chỉ một trong hai biến bằng 1
5. Trong các ký hiệu dới đây, ký hiệu nào là của hàm tơng đơng:

6. Hãy chọn phơng án đúng dới đây để điền vào vế phải của đẳng thức:
?BA =
a)
B.A
b)
BA +
c)
BA

d)
B~A
a.
b.
c.
d.
7. Cho hµm sè sau díi d¹ng b¶ng ch©n lý:
A B C D Y A B C D Y
0 0 0 0
×
1 0 0 0 0
0 0 0 1 0 1 0 0 1 1
0 0 1 0 0 1 0 1 0 0
0 0 1 1
×
1 0 1 1 1
0 1 0 0 1 1 1 0 0 1
0 1 0 1 0 1 1 0 1
×
0 1 1 0 0 1 1 1 0 0
0 1 1 1 1 1 1 1 1
×
Hµm trªn ®îc biÓu diÔn theo d¹ng chuÈn t¾c tuyÓn lµ:
a. Y = m
5
+ m
6
+ m
9
+ m

10
+ m
12
,N = m
1
, m
3
, m
11
, m
14
b. Y = m
5
+ m
7
+ m
9
+ m
10
+ m
12
, N = m
0
, m
3
, m
11
, m
15
c. Y = m

4
+ m
7
+ m
9
+ m
11
+ m
12
,N = m
0
, m
3
, m
13
, m
15
d. Y = m
4
+ m
7
+ m
9
+ m
10
+ m
11
, N = m
1
, m

3
, m
11
, m
14
8. Cho hµm sè sau díi d¹ng b¶ng Karnaugh:
Hµm trªn ®îc biÓu diÔn theo d¹ng chuÈn t¾c héi lµ:
a. Y = Π(1, 2, 7, 8, 9, 12, 14), N = 4, 7, 10, 14
b. Y = Π(0, 3, 5, 10, 13), N = 4, 6, 11, 15
c. Y = Π(0, 2, 7, 8, 12, 14), N = 3, 6, 12, 15
d. Y = Π(1, 2, 7, 8, 9, 12, 14), N = 4, 6, 11, 15
9. Dùa vµo b¶n chÊt cña tÝn hiÖu ®iÖn vµo vµ ra, cã c¸c lo¹i IC sau ®©y:
a. IC t¬ng tù, IC lai, ADC, DAC
b. IC t¬ng tù, IC sè, ADC, DAC
c. IC nguyªn khèi, IC sè, ADC, DAC
d. IC lai, ADC, DAC, IC nguyªn khèi
10. Cho hµm sè sau díi d¹ng b¶ng ch©n lý:
1 0 1 0
×
1 0
×
0 1
×
0
0 0
×
1
CD
AB
00 01 11 10

00

01

11

10
A B C D Y A B C D Y
0 0 0 0 0 1 0 0 0 0
0 0 0 1 0 1 0 0 1 1
0 0 1 0 1 1 0 1 0 1
0 0 1 1 0 1 0 1 1 1
0 1 0 0 1 1 1 0 0
×
0 1 0 1 0 1 1 0 1 0
0 1 1 0 0 1 1 1 0 1
0 1 1 1 1 1 1 1 1 1
Sau khi tèi thiÓu hµm trªn, ta cã:
a.
DCBDBCDCBDBAACY ++++=
b.
DCBBCDDCBDBAACY ++++=
c.
DCBDCBCDBDBACAY ++++=
d.
DCBBCDDCBDBACAY ++++=
11. Cho hµm sè sau díi d¹ng chuÈn t¾c tuyÓn:
Y(A, B, C, D) = m
5
+ m

6
+ m
9
+ m
12
, N = m
1
, m
3
, m
11
, m
14
Sau khi tèi thiÓu hµm trªn, ta cã:
a.
DBCDABDCADBY +++=
b.
DCBDBADCADBY +++=
c.
DBCDABDCADBY +++=
d.
BCDABDDCADBY +++=
12. Cho hµm sè sau díi d¹ng chuÈn t¾c héi:
Y(A, B, C, D) = Π(1, 4, 7, 8, 11, 14), N = 0, 5, 9
Sau khi tèi thiÓu, ta cã:
a.
CBADCACDBDBACBAY ++++=
b.
CBADCADCBABDCA BY ++++=
c.

CBADCACDBDBACBAY ++++=
d.
ABCDCADCBDBACABY ++++=
13. Cho hµm sè sau díi d¹ng chuÈn t¾c héi:

CBAN),CBA)(CBA)(CBA(Y ++=++++++=
Sau khi tèi thiÓu, ta cã:
a.
CACBBAY ++=
b.
CACBA BY ++=
c.
ACCBBAY ++=
d.
CACBBAY ++=
14. Cho m¹ch logic nh sau:
A
C
B
D
Y
M¹ch logic trªn cã ph¬ng tr×nh (cha tèi thiÓu) lµ:
a.
C.A)DC.(B.CY ++=
b.
C.A)D.C.(BCY ++=
c.
C.A)D.C.(BCY ++=
d.
C.A)D.C.(BCY ++=

15. Cho b¶ng ch©n lý cña mét m¹ch tæ hîp (Y
1
, Y
2
: ®Çu ra):
A
i
B
i
C
i-1
Y
1
Y
2
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
§©y lµ b¶ng ch©n lý cña:
a. M¹ch trõ nöa 1 bit
b. M¹ch trõ ®ñ 1 bit
c. M¹ch céng nöa 1 bit
d. M¹ch céng ®ñ 1 bit
16. Cho b¶ng ch©n lý cña mét m¹ch tæ hîp (víi D
0

, D
1
, D
2
: d÷ liÖu
vµo; Y: ®Çu ra):
D
0
D
1
D
2
Y
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 0
§©y lµ b¶ng ch©n lý cña:
a) M¹ch céng ®ñ 1 bit
b) M¹ch trõ ®ñ 1 bit
c) M¹ch t¹o bit ch½n lÎ (hÖ ch½n)
d) M¹ch t¹o bit ch½n lÎ (hÖ lÎ)
17. Cho b¶ng ch©n lý cña mét m¹ch tæ hîp (Y: ®Çu ra):
G
B A I
3

I
2
I
1
I
0
Y
0 0 0
× × ×
0 0
0 0 0
× × ×
1 1
0 0 1
× ×
0
×
0
0 0 1
× ×
1
×
1
0 1 0
×
0
× ×
0
0 1 0
×

1
× ×
1
0 1 1 0
× × ×
0
0 1 1 1
× × ×
1
1
× × × × × × ×
§©y lµ b¶ng ch©n lý cña:
a. Mạch so sánh 2 bit
b. Mạch dồn kênh 4 -> 1
c. Mạch phân kênh 1 -> 4
d. Mạch cộng đủ 2 bit
18. Cho bảng chân lý của một mạch tổ hợp (A, B, C, D: đầu vào):
D C B A Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y

6
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
0 0 1 0 1 1 0 1 1 0 1
0 0 1 1 1 1 1 1 0 0 1
0 1 0 0 0 1 1 0 0 1 1
0 1 0 1 1 0 1 1 0 1 1
0 1 1 0 1 0 1 1 1 1 1
0 1 1 1 1 1 1 0 0 0 0
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 1 0 1 1
1 0 1 0
ì ì ì ì ì ì ì
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1 1 1 1
ì ì ì ì ì ì ì
Đây là bảng chân lý của:
a. Không tồn tại mạch
b. Mạch chuyển mã BCD -> 7 thanh
c. Mạch chuyển mã Gray -> 7 thanh
d. Mạch chuyển mã Thừa 3 -> 7 thanh
19. Đối với loại EEPROM, phát biểu nào sau đây là sai:
a. Chỉ có thể dùng tia cực tím mới xoá đợc dữ liệu
b. Có thể dùng điện để xoá dữ liệu
c. Có thể xoá và ghi lại nhiều lần
d. Để ghi dữ liệu mới, không cần phải xoá sạch dữ liệu cũ
20. Phơng trình của đầu ra nhớ (C
i
) của mạch cộng đủ 2 số A
i

và B
i
là:
a. C
i
= C
i-1
. (A
i
B
i
) + A
i
. B
i
b. C
i
= A
i
. (B
i
C
i-1
) + A
i
. B
i
c. C
i
= C

i-1
. (A
i
B
i
) + A
i
. C
i-1
d. C
i
= B
i
. (A
i
C
i-1
) + B
i
. C
i-1
21. Phơng trình của đầu ra Y của mạch dồn kênh 4 -> 1 (với các
đầu vào dữ liệu là: I
0
, I
1
, I
2
, I
3

; các đầu vào điều khiển là: B, A; đầu vào chọn
mạch là:
G
) là:
a.
3210
GBAIAIGBAIBGIAGBY +++=
b.
3210
AIBGIAGBIABGIABGY +++=
c.
3210
AIBGIAGBIABGAIGBY +++=
d.
3210
GBAIIAGBAIBGIABGY +++=
22. Phơng trình của đầu ra C của mạch mã hoá thập phân -> nhị
phân (giả thiết các bit theo thứ tự trọng số từ thấp đến cao là A -> B -> C ->
D) là:
a. C = Y
6
+ Y
7
+ Y
8
+ Y
9
b. C = Y
2
+ Y

3
+ Y
4
+ Y
5
c. C = Y
4
+ Y
5
+ Y
7
+ Y
8
d. Y
4
+ Y
5
+ Y
6
+ Y
7
23. hơng trình của đầu ra a (sau khi đã tối thiểu) của mạch chuyển
mã BCD -> 7 thanh (giả thiết các bit đầu vào theo thứ tự trọng số từ thấp đến
cao là A -> B -> C -> D) là:
a)
ACACDBa +++=
b)
ACCADBa +++=
c)
ACCADBa +++=

d)
ACACDBa +++=
24. Cho bảng chân lý (rút gọn) của một mạch lật (với A, B là các
đầu vào điều khiển):
A B Q
n
0 0 Q
n -1
0 1 1
1 0 0
1 1
ì
Đây là bảng chân lý của:
a. Mạch lật RS (trong đó A là R, B là S)
b. Mạch lật RS (trong đó A là S, B là R)
c. Mạch lật JK (trong đó A là J, B là K)
d. Mạch lật JK (trong đó A là K, B là J)
25. Cho bảng chân lý (có nhịp) của một mạch lật (với A, B là
các đầu vào điều khiển):
Nhịp A B Q
n
0 0 0 Q
n - 1
0 0 1 Q
n - 1
0 1 0 Q
n - 1
0 1 1 Q
n - 1
1 0 0 Q

n - 1
1 0 1 1
1 1 0 0
1 1 1
1n
Q

Đây là bảng chân lý của:
a. Mạch lật JK (trong đó A là J, B là K, Nhịp sờn dơng)
b. Mạch lật JK (trong đó A là K, B là J, Nhịp sờn dơng)
c. Mạch lật JK (trong đó A là J, B là K, Nhịp sờn âm)
d. Mạch lật JK (trong đó A là K, B là J, Nhịp sờn âm)
26. Cho đồ hình trạng thái của một mạch lật (với A, B là các đầu
vào điều khiển):
Q = 0 Q = 1
A B
A B
A B
Đây là đồ hình trạng thái của:
a. Mạch lật RS (trong đó A là R, B là S)
b. Mạch lật RS (trong đó A là S, B là R)
c. Mạch lật JK (trong đó A là J, B là K)
d. Mạch lật JK (trong đó A là K, B là J)
27. Cho bảng đầu vào kích của một mạch lật (với A, B là các đầu
vào điều khiển):
Q
n 1
Q
n
A B

0 0
ì
0
0 1
ì
1
1 0 1
ì
1 1 0
ì
Đây là bảng đầu vào kích của:
a. Mạch lật RS (trong đó A là R, B là S)
b. Mạch lật RS (trong đó A là S, B là R)
c. Mạch lật JK (trong đó A là J, B là K)
d. Mạch lật JK (trong đó A là K, B là J)
28. Cho bảng đầu vào kích của một mạch lật (với A là đầu vào
điều khiển):
Q
n 1
Q
n
A
0 0 1
0 1 0
1 0 0
1 1 1
Đây là bảng đầu vào kích của:
a. Mạch lật D (trong đó A là D)
b. Mạch lật D (trong đó A là
D

)
c. Mạch lật T (trong đó A là T)
d. Mạch lật T (trong đó A là
T
)
29. Cho phơng trình đầu ra Q
n
của một mạch lật (với A, B là các
đầu vào điều khiển):
1n1nn
Q.BQ.AQ

+=
Đây là phơng trình Q
n
của:
a. Mạch lật RS (trong đó A là R, B là S)
b. Mạch lật RS (trong đó A là S, B là R)
c. Mạch lật JK (trong đó A là J, B là K)
d. Mạch lật JK (trong đó A là K, B là J)
30. Cho sơ đồ logic dạng NAND của một mạch lật có nhịp (với
A là đầu vào điều khiển):
A
Q
Q
Nhịp
Đây là sơ đồ logic của:
a. Mạch lật D (trong đó A là D)
b. Mạch lật D (trong đó A là
D

)
c. Mạch lật T (trong đó A là T)
d. Mạch lật T (trong đó A là
T
)
31. Cho đồ hình trạng thái của một bộ đếm:
Đây là đồ hình trạng thái của:
a. Bộ đếm thuận cơ số 7
b. Bộ đếm thuận cơ số 8
c. Bộ đếm ngợc cơ số 7
d. Bộ đếm ngợc cơ số 8
32. Cho bảng chân lý của một bộ đếm:
Tr/thái hiện tại Tr/thái tiếp theo
Q
2
Q
1
Q
0
Q
2
Q
1
Q
0
0 0 0 0 0 1 0 0 1
0 0 1 0 1 0 0 1 1
0 1 0 0 1 1 0 0 1
0 1 1 1 0 0 1 1 1
1 0 0 1 0 1 0 0 1

1 0 1 1 1 0 0 1 1
000 001 010 011
111 110 101 100
1 1 0 1 1 1 0 0 1
1 1 1 0 0 0 1 1 1
Đây là bảng chân lý của:
a. Bộ đếm thuận cơ số 7
b. Bộ đếm thuận cơ số 8
c. Bộ đếm ngợc cơ số 7
d. Bộ đếm ngợc cơ số 8
33. Cho bảng chân lý của một bộ đếm:
Tr/thái hiện tại Tr/thái tiếp theo
Q
2
Q
1
Q
0
Q
2
Q
1
Q
0
0 0 0 0 0 1 0 0 0
0 0 1 0 1 0 0 0 1
0 1 0 0 1 1 0 1 0
0 1 1 1 0 0 0 1 1
1 0 0 1 0 1 1 0 0
1 0 1 1 1 0 1 0 1

1 1 0 1 1 1 1 1 0
1 1 1 0 0 0 1 1 1
Đây là bảng chân lý của:
a. Bộ đếm thuận cơ số 7
b. Bộ đếm ngợc cơ số 7
c. Bộ đếm thuận cơ số 8
d. Không tồn tại
34. Giả sử chúng ta dùng mạch lật T để thiết kế Bộ đếm thuận
cơ số 5, khi đó đầu vào T
2
(sau khi đã tối thiểu) có phơng trình:
a.
0122
Q.QQT +=
b.
0122
Q.QQT +=
c.
0122
Q.QQT +=
d.
0122
Q.QQT +=
35. Giả sử chúng ta dùng mạch lật RS để thiết kế Bộ đếm thuận cơ số 9, khi đó
đầu vào S
0
(sau khi đã tối thiểu) có phơng trình:
a.
030
Q.QS =

b.
030
Q.QS =
c.
030
Q.QS =
d.
030
Q.QS =