Đề cương kỹ thuật xung số pps

Đề cương kỹ thuật xung số - B
3
DT
1
mục lục
Câu 1: các định lý cơ bản của đại số Boolean 1
Câu 2 : các công thức loogic cơ bản 2
Câu 3: đơn giản biểu thức 4
Câu 4: thiết kế mạnh logic 5
Câu 5 các mạnh mã hóa 8
Câu 6: các mạch giải mã 11
Câu 7: mạch hợp kênh và phân kênh 13
Câu 8: Các mạch số học 16
Câu 9: Các mạch Flip - Flop cơ bản 22
Câu 10: các loại mạch đếm 28
Câu 11: mạch chốt và ghi dịch 33
Câu 12: bộ biến đổi DAC 37
Câu 13: bộ biến đổi ADC 40
Câu 14: mạch tạo xung dùng 2 cổng NAND 47
Câu 15: Mạch tạo xung dùng IC 555 48
Câu 1: các định lý cơ bản của đại số Boolean
+ các mệnh đề cơ sở
X + = 1
X . = 0
X + 1 = 1
X . 1 = X
1
+ Định luật hấp thụ
X + X = X
X . X = X
+ Định luật phủ định của phủ định.

XX =

+ Định luật kết hợp

321321
)()( XXXXXX ++=++

) () (
321321
XXXXXX =
+ định luật giao hoán.
X
1
+ X
2
= X
2
+ X
1

X
1
. X
2
= X
2
.X
1
+

Định luật phân phối

3121321
).( XXXXXXX +=+

3213121
.))(( XXXXXXX +=++
+Định luật DEMORGAN

2121
XXXX +=

2121
.XXXX =+
Câu 2 : các công thức loogic cơ bản
+ phép cộng logic - hàm hoặc (OR)
Y = X
1
+ X
2
+ Phép nhân logic - hàm và (AND)
Y = X
1
. X
2
2
+Phép phủ định - hàm đảo ( NOT)
Y =

+ Hàm không hoặc ( NOR)

21
XXY +=

+ Hàm không và ( NAND)
21
.XXY =


+ Hàm hoặc tuyệt đối 2 đầu vào
Y = X
1
.
2
+
1
.X
2
Được viết lại là: y = X
1
X
2
+Hàm không hoặc tuyệt đối (xnor)
21
XXY ⊕=

3
Câu 3: đơn giản biểu thức
* trường hợp xây dựng hàm logic theo phương pháp giải tích:
- ta áp dụng các định luật của đại số logic để đơn giản hàm logic sao cho hàm cuối
cùng là tối giản, thực hiện hàm cần ít phần tử logic cơ bản nhất

*trường hợp xây dựng hàm logic từ bảng karnaugh
- ta hãy ghép các minterm ứng với f
1
= 1 (các ô có số 1) ở các ô kề nhau theo hàng
ngang hoặc hàng dọc và ghép các ô bằng 1 nằm đối diện nhau trong bảng như các
đường khoanh vòng tròn trong hình 1. các minterm được ghép như vậy nhất định sẽ
có thừa số chung và sẽ đơn giản được 1 biến bù nhau.
F = B + A F = + C + A + A B C
hình a, hình b,


F= +BD+ACD+AC F =AB+A+CD+C+AC
hình C, hình d,
- hinh b ta có:
F = + C + A + A B C ghép 2 minterm kề nhau
F = ( +C) +C + A +ABC vì +C =1
F = + A + ABC
4
Để đơn giản 2 ô đối diện, ở đây ta viết thêm số hạng và hàm F vẫn không thay đổi
( vì + )= ta có:
F = + A B C + A + ghép 2 số hạng cuối:
F = +A B C + ( A + ) cuối cùng:
F = + A B C +
- Hình d ta có:
Hàm F có số hạng C cộng thêm C vẫn không đổi:
F = AB + A + CD + C + C
F = A (B+ ) + C (D+) + C (A +)
F = A + C + C
Câu 4: thiết kế mạnh logic
- để thiêt kế các logic tổ hợp ta thực hiện các bước sau:

+, B
1
: từ yêu cầu chức năng ta lập bảng chân lý của hàm logic.
+. b2 : từ bảng chân lý ta suy ra các phương trình logic bằng phương pháp minton
hoặc matrix
+, b3 tối giảm hàm logic có thể.
+, b4 từ hàm logic ta có thể thiết kế được mạch logic bằng phần tử logic cơ bản
1 ví dụ 1 : xây dựng mạch so sánh 2 số A B : A = B Thì C = 1, A ≠ B thì C = 0
ta có bảng chân lý như hình dưới :
A B C
0
1
0
1
0
0
1
1
1
0
0
1
- từ bảng chân lý ta tìm được phương trình logic như sau:
C = + AB
Ở đây ta dùng phương pháp giải tích: lấy tổng các minterm ứng với C = 1
sơ đồ logic như sau:
- Thông thường ngày nay người ta hay dùng các bộ tổng hoặc bộ so sánh để thiết kế
các cổng logic
+ Bộ tổng:
- bộ tổng bán phần ( half adder)

- bộ tổng toàn phần ( full adder : FA)
5
- mch hiu bỏn phn ( half Subtractor)
- mch hiu ton phõn
+ B so sanh:
b so sỏnh l mch in thc hi chc nng logic xỏc nh trong 2 s, s no ln hn
- b so sỏnh 1 bit
-b so sỏnh ln hn - nh hn 4 bit
2.Ví dụ 2:
Trong nhà có 3 công tắc điện A,B,C chủ nhà muốn:
+ Đèn L sáng khi 3 công tắc A,B,C đều mở;
+ Đèn L sáng khi Avà B đóng còn C hở.
Hãy dùng các cổng NAND để thiết kế mạch điện thjeo yêu cầu trên.
Giải:
Gọi các trạng thái đóng của các công tắc là 1, hở là 0 ;
Trạng thái sáng của bóng đèn là 1, tắt của bóng đèn là 0.
Vậy ta có ta có hệ thức boole nh sau:
Y = A.B.C + A.B.C
Lập bảng sự thật: vì hàm logic có 3 biến số nên có 8 tổ hợp các biến số ( 2
3
=8) ta
có bảng sự thật nh sau:

Biến đổi hệ thức boole:
Y = A.B.C + A.B.C
= C.A.B + A.B.C (Biến thành tích vì mạch NAND là 1 mạch phủ định
tích).
= A.B.C . A.B.C
Dựa vào biểu thức boole ta có mạch sau:
6

công tắc đè
n
A B C Y
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 0
A
B
C
A
B
C
A.B.C
A.B.C
Y
3. Ví dụ 3:
Cho hệ thức boole sau:
Y = A . B . C + A . B . C + A . B . C.
Hãy thiết lập mạch điện và bảng chân lí để thực hiện hàm sau:
Giải: Ta có bảng chân lí nh sau:
Từ A . B . C + A . B . C + A . B . C
ta vẽ mạch điện nh sau:
4. Ví dụ 4:
Cho hệ thức boole, hãy vẽ mạch điện và bảng chân lí.
Y = A . B . C + A . B . C

5 Ví dụ 5:
Cho mạch điện sau, hãy thành lập bảng chân lý và hệ thức boole?
Từ mạch điện ta có: Y = A . B + A.C
ta có bảng chân lý sau:


7
A B C Y
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0
A
B
C
Y
ABC
ABC
ABC
A B C Y
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0

1 1 0 1
1 1 1 0
A
B
Y
C
5V
5V
5V
5V
5V
5V
A
B
C
A
a.b
Y
A B C Y
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
A.B
6. Ví dụ 6:
- Một tổ hợp số nhị phân gồm 4 bít sẽ có 16 trạng thái của tổ hợp biến, hãy xây dựng

một mạch điện để xác định các con số từ 0000 đến 1001 là mã số BCD - còn các con
số khác không phải là mã BCD.
Ta qui ớc nếu tổ hợp là mã BCD thì hàm nhận giá trị 0 - đầu ra có mức thấp,
còn tổ hợp không phải là mã BCD hàm nhận giá trị 1 - đầu ra có mức cao, ta có
bảng chân lý nh sau:
Từ bảng chân lý ta có hệ thức boole nh sau:
Y = A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D +
A.B.C.D + A.B.C.D + A.B.C.D
= A.B.C (D + D) + A.B.C (D + D) + A.B.C(D + D) + A.B.C (D + D) + A.B.C(D +
D)
= A.B.C + A.B.C + A.B.C + A.B.C + A.B.C
= A.B.(C + C) + A.B (C + C ) + A.B.C = A.B + A.B + A.B.C
= A(B + B) + A.B.C = A + A.B.C
Từ hệ thức boole ta có mạch điện nh sau:
A
B
C
Y
Cõu 5 cỏc mnh mó húa
* chuyn t mó thp phõn sang mó BCD (Encoder)
8
A B C D Y
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0

1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
- thiết bị có 10 lối vào L
0
÷ L
9
ứng với các số từ 0 ÷ 9 của hệ 10 và lối ra A,,B,C,D
ứng với 1 từ nhị phân 4 bít. Sơ đồ khối như hình sau:
Hình 1: Sơ đồ khối mạch chuyển mã
Ta có bảng chuyển đổi mã như bảng 2. khi ấn phím thập phân L
x
tức là đưa nó lên
mức 1 thì lối ra BCD hiện lên từ nhị phân biểu diễn số L
x
đó.
Số
Thập
phân
Lối vào thập phân BCD
L
0
L
1
L

2
L
3
L
4
L
5
L
6
L
7
L
8
L
9
D C B A
0
1
2
3
4
5
6
7
8
9
1
0
0
0

0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1

0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0

0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0

0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1

0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
1

Bảng 2 bảng chuyển mã từ mã 10 sang mã BCD
- từ bảng chân lý ta tìm hàm lối ra bằng cách lấy tổng các minterm:
A = L
1
+ L
3
+ L
5
+ L
7
+ L
9
9

B = L
2
+ L
3
+ L
6 +
L
7
C = L
4
+ L
5
+ L
6
+L
7
D = L
8
+ L
9

- Từ đây có thể dùng mạch HOẶC (OR) nhiều lối vào để xây dựng mạch. Sơ đồ
mạch mã hóa xây dựng được như hình sau:
* chuyển từ mã nhị phân sang mã Gray.
- mã nhị phân đưa vào lối vào A
0
,A
1
,A
2

,A
3
lối ra nhận được mã Gray G
0
.G
1,
G
2,
G
3
. sơ
đồ khối như hình sau
Bảng chân lý như hình dưới đây:
Số thập
phân
Mã nhị phân Mã Gray
A
3
A
2
A
1
A
0
G
0
G
1
G
2

G
3
0
1
2
3
4
5
6
7
8
9
10
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
1
1

1
1
0
0
0
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0

0
0
0
0
0
1
1
1
0
0
0
0
1
1
1
1
1
1
1
0
0
1
1
1
1
0
0
0
0
1

0
1
1
0
0
1
1
0
0
1
1
10
11
12
13
14
15
1
1
1
1
1
0
1
1
1
1
1
0
0

1
1
1
0
1
0
1
1
1
1
1
1
1
0
0
0
0
1
1
1
0
0
0
0
1
1
0
* Chuyển từ mã nhị phân sang mã bù 2 nhị phân
- ta có bảng chân lý như sau:
Số thập

phân
Mã nhị phân Mã bù nhị phân
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
0
1
2
3
4
5
6
7
8
9
10
11

12
13
14
15
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0

0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1

0
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
0

0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1

0
1
0
1
0
1
0
1
0
1
0
1
Câu 6: các mạch giải mã
- giải mã là quá trình ngược lại với quá trình mã hóa. Nghĩa là từ một tổ hợp giá trị
của nhóm mã n chữ số hệ 2 ta tìm lại được 1 trong N ký hiệu hoặc lệnh tương ứng.
* giải mã BCD sang thập phân
- bảng chân lý cho trên bảng sau. Trong đó A,B,C,D là các đầu vào nhị phân L
0
…L
9
biểu diễn các thập phân từ 0 ÷ 9. mỗi L
i
= 1 một lần ở đường chéo bảng, còn lại bằng
0 cả.
Mã BCD Mã thập phân
D C B A L
0
L
1
L

2
L
3
L
4
L
5
L
6
L
7
L
8
L
9
0
0
0
0
0
0
0
0
0
0
1
1
0
0
1

1
0
0
0
1
0
1
0
1
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0

1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
11
0
0
1
1
1
1
0
0

1
1
0
0
0
1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
1
0
0
0
⇒ Từ bảng chân lý ta suy ra hàm logic lối ra:
L
0
= L
5
= AC
L
1
= A L
6
= BC
L
2
= B L
7
= ABC
L
3
= AB L
8 =
D
L
4
= C L

9
= D
- Từ hàm logic ta có thể xây dựng sơ đồ giải mã này khi dùng 4 mạch NOT và 10
mạch AND lối vào. Trong thực tế người ta chế tạo sãn những bộ giải mã này dược
tích hợp trong IC 7441 có 16 chân hoặc vi mạch 74LS145
*giải mã BCD sang mã 7 đoạn
- mã nhị phân BCD được chuyển sang thập phân và hiển thị các số thập phân bằng
ma trận 7 đoạn. 7 đoạn sáng này có thể là led ( hoặc tinh thể long). ứng với mỗi tổ
hợp xác định các thanh sáng sẽ hiển thị cho ta một chữ số trong hệ 10.
- bảng chân lý quan hệ giữa lối vào nhị phân A,B,C,D và lối ra là các tổ hợp thanh
sáng từ a đến g hiển thị các số của hệ 10 từ 0 ÷ 9 trong bản sau:
BCD 7 đoạn
D C B A a b c d e f g
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1

1
0
0
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
1
1
0
1
1
0
1
0

1
1
1
1
1
1
1
1
0
0
1
1
1
1
1
0
1
1
1
1
1
1
1
1
0
1
1
0
1
1

0
1
0
1
0
1
0
0
0
1
0
1
0
1
0
0
0
1
1
1
0
1
1
0
0
1
1
1
1
1

0
1
1
- nhìn vào bảng chân lý ta thấy rằng giá trị của 7 hàm a … g có giá trị là mức 1 quá
nhiều.để đơn giản hàm logic ta viết biểu thức dưới dạng các hàm ÷ có giá trị
mức 1 tức a÷ g có giá trị mức 0.
* giải mã johnson sang thập phân.
- giả sử dùng 1 tổ hợp 5 bít mã Johnson để giả mã ra 10 số của hệ 10 từ 0÷ 9 ta được
bảng chân lý như sau:
12
số thập
phân
J
5
J
4
J
3
J
2
J1 L
0
L
1
L
2
L
3
L
4

L
5
L
6
L
7
L
8
L
9
0
1
2
3
4
5
6
7
8
9
0
1
1
1
1
1

0

0
0
0

- Để giải mã Johnson ra thập phân từ 0,1…9 ta phải dùng 5 bít cho mã Johnson. Còn
các số thập phân tương ứng là L
0
÷ L
9
nếu chọn đường chéo L
0
= “0” thì đèn sáng, thể
hiện số i trong hệ thập phân thì ta thiết kế sơ đồ giải mã dùng cửa NAND. (nếu lựa
chọn đường chéo là mức “1” thì đèn sáng ta sẽ thiết kế mạch giải mã cửa NOT )
Câu 7: mạch hợp kênh và phân kênh
* mạch hợp kênh
- hợp kênh là một sơ đồ logic tổ hợp nhiều lối vào và 1 lối ra duy nhất. nó làm nhiệm
vụ chọn lọc và truyền số liệu từ một trong những lối vào để đưa ra. Các lối vào ra của
bộ hợp kênh gồm có:
+ các lối vào số liệu
+ các lối vào điều khiển
- tùy theo tổ hợp các giá trị lối vào điều khiển, sẽ là lệnh cho số liệu ở lối vào nào
được truyền ra lối ra. nếu số lối vào điều khiển s tối thiểu là S = log
2
n. ví dụ xây dựng
bộ hợp kênh 8 lối vào 1 lối ra, như vậy sẽ cần 3 lối vào là A,B,C như hình sau:
13
- ta có thể xây dựng bảng chân lý cho hợp kênh này trên bảng sau:
điều khiển lối vào ra
C B A d

0
d
1
d
2
d
3
d
4
d
5
d
6
d
7
W
0
0
0
0
1
1
1
1
0
0
1
1
0
0

1
1
0
1
0
1
0
1
0
1
d
0
X
X
X
X
X
X
X
x
d
1
X
X
X
X
X
X
x
x

d
2
x
x
x
x
x
x
x
x
d
3
x
x
x
x
x
x
x
x
d
4
x
x
x
x
x
x
x
x

d
5
x
x
x
x
x
x
x
x
d
6
x
x
x
x
x
x
x
x
d
7
d
0
d
1
d
2
d
3

d
4
d
5
d
6
d
7
- ở đây các kí hiệu d
0….
d
7
là các thông tin logic ở đầu vào. các ô trống trong bảng chân
lí ứng với các d
i
bất kỳ.
- từ bảng chân lí ta viết được hàm logic sau:
14
W = d
0
+ Ad
1 +
Bd
2
+ ABd
3
+ Cd
4
+ Cd
5

+ BCd
6
+ ABCd
7
- từ phương trình ta nhận thấy, để thiết kế bộ hợp kênh này ta cần dùng 8 mạch AND
4 lối vào và 1 mạch OR 8 lối vào và 4 cửa ĐẢO như hình vẽ sau:
* mạch phân kênh.
- bộ phân kênh có chức năng ngược với bộ hợp kênh. nó có 1 lối vào và nhiều lối ra ,
lối vào điều khiển cho phép thông tin đi từ lối vào chuyển ra một trong các lối ra nào
đó.
ví dụ : ta xét bộ phân kênh 1 lối vào , 4 lối ra. như vậy cần 2 đầu điều khiển sơ đồ
khối trên hình sau:
bảng chân lí như sau:
B A Z
0
Z
1
Z
2
Z
3
0 0 D 0 0 0
15
0
1
1
1
0
1
0

0
0
D
0
0
0
D
0
0
0
D
- Từ bảng chân lí ta viết được hàm logic:
Z
0
= D
Z
1
= AD
Z
2
= BD
Z
3
= ABD
⇒ sơ đồ mạch gồm 2 cửa ĐẢO và 4 cửa VÀ 3 lối vào như hình sau. trong đó D là lối
vào số liệu ,A,B là 2 đầu vào có điều khiển cho phép số liệu D ra lối nào.
- Sơ đồ mạch phân kênh như sau:
Câu 8: Các mạch số học
I.Bộ cộng (Adder)
* Bộ bán tổng (HA – Half Adder)

- Bộ bán tổng thực hiện cộng 2 số nhị phân 1 bit
Quy tác cộng như sau:
Trong đó a, b là số cộng, s là tổng, c là số nhớ.
Bảng trạng thái mô tả hoạt động của mạch và phương trình logic :
16
Mạch cộng này chỉ cho phép cộng hai số nhị phân 1 bit mà không thực hiện
cộng hai số nhị phân nhiều bit.

* Bộ tổng (Bộ cộng toàn phần FA: Full Adder)
Sơ đồ khối:

Trong đó:
- C
n-1:
Số nhớ của lần cộng trước đó
- C
n
: Số nhớ của lần cộng hiện tại
- S
n
: Tổng hiện tại
Từ bảng trạng thái mô tả hoạt động của mạch ta viết được phương trình logic:
Lập bảng karnaugh và tối thiểu hoá, ta có:
17

Hoặc sử dụng HA để thực hiện FA:

II.Bộ trừ (Subtractor)
* Bộ bán trừ (Bộ trừ bán phần – HS: Half subtractor)
Bộ bán trừ thực hiện trừ 2 số nhị phân 1 bit.

Quy tắc trừ như sau:
Trong đó a là số bị trừ, b là số trừ, D là hiệu, B là só mượn. Bảng trạng thái:
Phương trình logic:
18
Mạch này chỉ cho phép trừ hai số nhị phân 1 bit mà không thực hiện việc trừ
hai số nhị phân nhiều bit.
* Bộ trừ toàn phần (FS – Full subtractor)
Mạch có sơ đồ khối và bảng trạng thái mô tả hoạt động như tren:
Trong đó: B
n-1
: Số mượn của lần trừ trước đó
B
n
: Số mượn của lần trừ hiện tại
D
n
: Hiệu số hiện tại
Lập bảng Karnaugh và tối thiểu hoá, ta có:
Có hai cách thực hiện bộ trừ toàn phần theo biểu thức logic đã tìm được: hoặc
thực hiện trực tiếp (hình 4.44) hoặc sử dụng HS để thực hiện FS (hình 4.45).
19
Từ bộ cộng toàn phần, ta xây dựng mạch cộng hai số nhị phân nhiều bit bằng
hai phương pháp: Nối tiếp và Song song.
Phương pháp nối tiếp:
Thanh ghi A chứa số A: a
3
, a
2
, a
1

, a
0
Thanh ghi B chứa số B: b
3
, b
2
, b
1
, b
0
Thanh ghi S chứa số S: s
3
, s
2
, s
1
, s
0
Nhược điểm của phương pháp này là thời gian thực hiện lâu.
Phương pháp song song:
20
Để khắc phục nhược điểm đó, người ta dùng phương pháp cộng song song.
Do tín hiệu điều khiển C
k
(điều khiển cộng) đồng thời nên thời gian thực hiện
phép cộng nhanh hơn phương pháp nối tiếp, song do số nhớ vẫn phải chuyển nối tiếp
nên sẽ ảnh hưởng tốc độ xử lý. Vì vậy người ta cải tiến mạch trên thành mạch cộng
song song với số nhớ nhìn thấy trước (mạch cộng nhớ nhanh)
Bằng cách dựa vào sự phân tích mạch cộng toàn phần như sau:
Ta có:

Suy ra:
Trong đó
Khi n = 0:
Khi n = 1:
Khi n = 2:
Khi n = 3:
21

õy chớnh l c s tớnh toỏn to ra s nh c
1
, c
2
, c
3
tu thuc a
n
, b
n
nờn lỳc
ú s tỡm c S
n
. Trờn thc t ngi ta ó ch to ra cỏc vi mch cng nh nhanh, vớ
d IC 7483.
Cõu 9: Cỏc mch Flip - Flop c bn
* Phân loại:
- Phân loại theo chức năng làm việc của các đầu điều khiển có các loại D Flip -
Flop, TFlip - Flop, RS Flip - Flop, JK Flip - Flop. Ngoài ra có Flip - Flop nhiều đầu
vào.
- Theo cách làm việc ta có: Flip - Flop đồng bộ và không đồng bộ
+ Flip-Flop không đồng bộ thì vẫn hoạt động đợc khi không có xung đồng

bộ
+ Flip - Flop đồng bộ các tín hiệu điều khiển chỉ điều khiển đợc Flip - Flop
khi và chỉ khi có xung đồng bộ. Loại này có đồng bộ thờng và đồng bộ chủ tớ,
- Xung đồng bộ đợc ký hiệu CLK, CK, CP
*. Mạch flip- flop cơ bản kiểu RS.
Là 1 mạch điện đợc xây dựng từ các cổng logic, nó gồm 2 đầu vào và 2 đầu ra.
Trong đó 2 ngõ ra bao giờ cũng bổ túc nhau (Q = 0,Q = 1 và ngợc lại)
1. Mạch Flip - Flop cơ bản dùng cổng NAND:
* Sơ đồ:
* Ký hiệu:
* Bảng trạng thái:
22
đầu vào đầu ra
S R Q Q
0 1 1 0
1 0 0 1
1 1 Q
0
Q
0
0 0 cấ
m
x x
S
R
N 1
N 2
Q
Q
S

R QN
Q
* Hoạt động:
Mạch ở 2 trạng thái ổn định là trạng thái 0 và trạng thái 1
Trạng thái 0: Q = 0, Q = 1
Vì Q = 0 hồi tiếp đến đầu vào N
2
ra của N
2
ở trạng thái Q = 1 và lại hồi
tiếp đến đầu vào N
1
cùng với S = 1 ra N
1
= Q = 0. Mạch duy trì trạng thái 0.
Trạng thái 1: Q = 1 và R = 1 N
2
= Q = 0 và hồi tiếp đến đầu vào N
1
cùng
với S = 0 ra của N
1
= 1. Mạch duy trì trạng thái 1.
+ Khi ta đa một xung âm đến đầu vào S, giả sử Flip - Flop đang ở trạng thái 0
thì mạch điện sẽ chuyển từ trạng thái 0 sang trạng thái 1. Vì xung âm đến đầu vào S
sau thời gian truyền đạt thì đầu ra Q từ 0 1, Q chuyển từ 1 0. Vậy Flip - Flop đã
chuyển trạng thái 0 sang trạng thái 1. Lúc này dù mất tín hiệu đầu vào S thì đầu ra Q
= 0 đã hồi tiếp đến đầu vào N
1
cho nên mạch duy trì trạng thái 1 mà không trở lại

trạng thái 0.
Giả sử Flip - Flop ở trạng thái 1(Q = 1, Q = 0), ta đa một xung âm đến đầu vào
R mạch sẽ chuyển trạng thái từ 1 0. Vì R = 0 sau thời gian truyền đạt thì đầu ra Q
chuyển từ 1 0, Q chuyển từ 0 1. Vậy Flip - Flop đã chuyển trạng thái từ 1 sang
thái 0. Lúc này dù mất tín hiệu đầu vào R thì đầu ra Q = 0 đã hồi tiếp đến đầu vào N
2
cho nên mạch duy trì trạng thái 0 mà không trở lại trạng thái 1.
* Vì tín hiệu đầu vào S thích hợp Flip - Flop ở trạng thái 1
tín hiệu đầu vào R thích hợp Flip - Flop ở trạng thái 0
Cho nên S thờng đợc gọi là đầu vào Set (đặt), và R là đầu vào xoá (Reset)
+ Không cho phép đồng thời đa tín hiệu vào cả R và S (R = S = 0) vì theo đặc
tính cổng NAND khi R = S = 0 thì Q và Q đồng thời = 1nên Flip - Flop không phải
23
Q
Q
N2
N1
R
S
1
1
0
0
Q
Q
N 2
N 1
R
S
1

1
0
0
trạng thái 0 cũng không phải trạng 1 do đó không phải là phần tử nhớ, không tồn tại
Flip - Flop.
* Mức tác động của Flip - Flop:
- FF mà ta vừa xét thì Q là đầu ra chính (Q theo S) Q = 1 khi S = 0 bởi vậy
đây là loại FF tác động ở mức thấp,
nó có kí hiệu.
- Nếu trớc FF ta lấy thêm 1 cổng đảo:
Thì lúc này ta có bảng chân lý:
ta gọi đây là FF tác động ở mức cao
tức Q = 1 khi S =1.
b. Flip - Flop RS dùng các phần tử NOR:
2. Flip - Flop RS tác động bởi xung đồng hồ (clock pulse).
- Trạng thái của các ngõ ra của FF RS đã xét ở trên thay đổi theo tổ hợp các
trạng thái của ngõ vào nh đã trình bày ở bảng sự thật. Điều này không thuận tiện bởi
vì ta muốn khống chế trạng thái ở các ngõ ra của FF một cách có trật tự, hay đồng bộ
nhau trong một tổ hợp mạch điện. Vấn đề trên đợc khắc phục bằng 1 mạch điện nh
sau:
a. Mạch điện:
b. Hoạt động:
24
R
S
Q
Q
FF
FF
S

Q
Q
S
R
Q
Q
R
FF
Kí hiệu
FF
S R Q Q
1 0 1 0
0 1 0 1
1 1 x x
0 0 Q Qo
S
R
Q
Q
mạch điện
S R Qn+1 Qn+1
0 0 Qn Qn
0 1 1 0
1 0 0 1
1 1 cấm x
Bảng chân lý
S
R
CK
Q

Q
CK
* Bảng trạng thái của mạch điện đợc thực hiện nh sau:
Xung đồng hồ thẳng là dạng sóng vuông
- Khi CK ở mức thấp (0) thì 2 cửa NAND ở đầu vào bị khoá, bởi vậy R và S
không truyền đợc đến đầu ra.
- Khi CK ở mức cao (1) thì 2 của NAND ở đầu vào mở ra R và S đợc truyền
đến đầu ra.
- Nh vậy ta thay đổi CK sẽ thay đổi đợc trạng thái ngõ ra theo các ngõ vào .
- Các FF tác động bởi xung CK hay còn gọi là: nảy bằng cạnh lên hay mức cao.
nảy bằng cạnh xuống hay mức thấp.
* Có các kí hiệu nh sau:

3. Mạch Flip-Flop JK có xung đồng bộ
FF RS có điểm không thuận tiện là R = S = 1 thì ngõ ra bất ổn, Cả Q và QN
tạm thời ở cùng 1 trạng thái. Bởi vậy ngời ta đã khắc phục bằng cách đa thêm 2 mạch
AND ở đầu vào R, S và gọi là 2 đầu vào J, K nh sau
Flip - Flop JK có xung đồng bộ
Bảng trạng thái:
25
S R CK Q
x
tuỳ ý
x
tuỳ ý
0
khi Ck = 0 thì S và R không
ảnh hởng đến đờng ra
0 0 1 Qo ( trạng thái trớc đó)
0 1 1 0

1 0 1 1
1 1 1
Cấm
CK

S
R
QN
Q
S
R
QN
Q
S
R
QN
Q
S
R
QN
Q
ck
ck
Tác động bởi cạnh lên hay mức cao Tác động bởi cạnh xuống hay
mức thấp
Q
QN
K
J
CK

S
R QN
QS
R QN
Q
Bảng sự thật nh sau:
J K Q
0 0 Qo ( giữ nguyên)
0 1 1
1 0 0
1 1
Qo ( đảo lại)
CK

Q
Q
J
K
CK
J K CK Q
ì ì
không có xung
Qo
0 0 Qo
0 1 1
1 0 0
1 1 Qo
J
K
C

k
Q